24小时联系电话:18217114652、13661815404
中文
公司新闻
串扰和 IBM 在 IPC APEX EXPO 2021 上的结果
串扰和 IBM 在 IPC APEX EXPO 2021 上的结果
您可能不认为 IBM 是 PCB 行业的主要力量。IBM 大举进军云计算，但并未受到电子行业的青睐。然而，这家以其大型机、服务器、Watson 和 AI 功能而闻名的公司正在高速设计社区掀起波澜，他们最近在 IPC APEX 2021 上展示了他们的成果。
由三名 IBM 研究人员组成的团队发表的论文着眼于在具有背钻孔 PTH 通孔的高密度设计中减少层间串扰的方法。该论文非常有趣，因为它通过设计检查了背钻孔 PTH 的两个方面，这两个方面可能无法直观地与减少串扰联系起来。然而，在高速互连之间具有极低间距的高密度设计中，我们必须四处寻找以尝试减少信号完整性问题，包括串扰。
当我们查看其对信号完整性的影响时，他们的结果非常有趣。考虑到这一点，让我们看看这些有趣的结果，并探索它们可能如何影响您未来的设计实践。
什么是层间串扰？
在深入了解 IBM 的论文之前，定义高速 PCB 中的层间串扰非常重要。您可能想知道，为什么高速 PCB 中的两层之间会发生串扰？我们通常不是在高速 PCB 上的信号层之间放置接地层以防止层间串扰吗？虽然信号层之间的地平面确实提供了隔离，但有时很难在每对可能的信号层之间放置一个地平面。对于还必须支持高速信号密集布线的高层数设计，您并不总是能够在每个信号层之间放置接地层。
输入层间串扰。当走线放置在相邻层上时，由于导体之间的耦合，走线之间可能存在串扰。这包括相邻层上受控阻抗宽边耦合迹线之间的串扰。对于受控阻抗走线的典型建议是正交布线，因为这将消除电感串扰，尽管这在布线可解性方面并不总是实用。
宽边耦合
就个人而言，我回避带状线上的正交布线，而只是选择横向分离（边缘耦合）或在不同层上。在非常高密度的设计中，您被迫在相邻层上使用带状线，因此在走线之间存在宽边或宽边-边缘耦合。这发生在单端走线和差分对中；请注意，您将在高速数字路由中处理差分对。
宽边差分带状线之间的间距定义。
对于宽边耦合差分对，相邻层上的差分对之间存在特定间距，从而产生零反向层间串扰。事实上，串扰强度并非完全为零，但您当然可以将串扰强度低于 -60 dB。根据法拉第定律，在差分对中，发生这种情况是因为来自侵略者对的场将完全平行于受害对的横截面，导致零电感层间差分串扰。
注册错误
由于制造公差，您的差分对之间的间距不会完全等于设计值，并且层与层之间会有一些未对准。这称为配准错误，它会导致受害对中发生少量串扰。这种配准错误可能高达 5 密耳，这是 IBM 研究中调查的一个值。
反向差分串扰与相邻层上的差分带状线间距。请注意层之间的 4 mil 套准容差。
IBM 论文中的结果
现在我们可以进入IBM在层间串扰方面的工作。他们从两个维度观察层间串扰：PTH 过孔上的层重合不正和反焊盘直径。我们自然会期望减少配准不良对层间串扰的影响最大，但事实证明，调整反焊盘直径对减少层间串扰的影响大于减少配准不良。
层间串扰和可靠性与未对准
当未对准从 5 mil 降低到 3 mil 时，受害线路上的层间串扰强度降低，这与上面显示的 McMorrow 的结果一致。这个结果的重要之处在于它是通用的：更严格的容差会导致整个 PCB 布局中的配准不当和串扰更小。
该团队发现的更令人惊讶的结果是反焊盘直径变化对相同类型串扰的影响。
反垫直径
对于在背钻 PTH 通孔上进行层转换的走线，发现反焊盘直径也会影响耦合互连之间的层间串扰。在各地通过通孔反衬垫已经知道修改通过和附近跟踪周围的寄生效应，创造一个轻微的阻抗失配，其累积亏损。在 IBM 论文中，在 10 密耳直径的 PTH 上将反焊盘直径从 30 密耳减小到 28 密耳也降低了层间串扰。这是帮助您减少串扰的简单设计更改的一个示例，但它依赖于具有精确背钻的 PTH 周围的严格公差，并非所有制造商都能够适应这一点。