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高速长度调谐中的引脚封装延迟和过孔延迟
高速长度调谐中的引脚封装延迟和过孔延迟
看看集成电路封装的内部，您会发现许多导线连接到半导体芯片和组件边缘的焊盘上。在电子世界中，信号需要在到达 PCB 迹线之前穿过这些焊线和焊盘。当您环顾 IC 的边缘时，这些键合线都有不同的长度，它们会导致不同程度的延迟并导致信号偏移。
过孔还可以在任何互连上引起一些延迟，这是过孔长度、电感和电容的函数。通孔上的信号行为很难用分析方法描述，尤其是当您开始查看互连边缘的更高频率和瞬逝耦合时。通过一些简单的信息，您可以补偿 PCB 互连中的引脚封装延迟和过孔延迟。
长度调整中的引脚封装延迟
所有信号，无论是电信号还是光信号，都以有限的速度传播。这意味着信号必须穿越的互连的任何部分都会产生一些传播时间。集成电路中的焊线、BGA 组件上的焊球、通孔组件上的引脚以及任何其他将走线和半导体芯片分开的金属片都需要一些时间来穿越，您的设计应该考虑到这种延迟在长度匹配期间。
引脚封装延迟是信号穿过元件的焊盘和键合线所需的时间。名副其实的 IC 制造商会对此进行测量并在组件数据表中提供延迟值；这些延迟通常在数十或数百皮秒的数量级。例如，某些 Xilinx FPGA 中的引脚封装延迟可能在 80 到 160 ps 之间变化。
你可能会问：为什么我们需要担心这个？简单的答案是在长度调谐高速信号时应包括任何走线长度不匹配，以防止歪斜。并行数据之间的确切偏斜限制将根据您的设计和信号标准而有所不同，并且必须使用长度匹配来确保信号到达这些限制范围内。为了抑制共模噪声，在差分对的长度匹配中考虑所有偏斜源尤为重要。
这些键合线和寄生参数的长度变化会导致引脚封装延迟的变化。
对于相对较慢的信号（>1 ns 上升时间）和较慢的数据速率（<500 MHz），您可能不需要担心互连中的引脚封装延迟，特别是如果您在接收器处有很大的噪声容限并且在更高的电压（3.3. V 或 5 V）下工作。500 MHz 通常被视为数据速率的下限，超过该下限应包括引脚封装延迟。超过此数据速率，信号重复率将小于 2 ns，信号上升时间将更快。这就产生了一种情况，即引脚封装延迟与数据重复率和上升时间相当，并且信号可以通过简单地通过键合线和元件焊盘而完全不同步。
通过延迟计算
就像集成电路中的引脚和键合线的情况一样，过孔中的信号速度可能与沿其连接的迹线的信号速度不同，尤其是当您沿过孔的长度观察时。为确保以高精度获知信号速度，应通过实验仔细表征过孔，或通过模拟进行理论表征。
通过过孔的信号速度取决于许多因素，包括焊盘与反焊盘的距离、通过电路板横截面的纤维编织效应以及沿过孔长度的电镀缺陷（特别是在高纵横比过孔中）。在改变参考平面的同时进行层转换的过孔也会在整个过孔长度上看到突然的阻抗和传播延迟变化。如果我们考虑 1.57 毫米 FR4 板上的通孔，单向通孔延迟约为 10 ps（如果我们假设整个通孔的介电常数均匀）。在真正的通孔中，延迟会大不相同，这取决于穿过的层以及附近导体的存在（即，由于寄生电感和电容）。
这些通孔的电磁场模拟可以帮助您确定长度匹配过程中的偏斜
当您的布线工具包含 3D 电磁场求解器时，考虑过孔延迟和过孔阻抗是最容易的。虽然您可以手动计算通孔传播延迟的变化（原则上），但除非您采用概率方法，否则您将无法考虑任何纤维编织效应。显然，这是一项棘手的工作，需要正确的设计工具。
默认情况下，大多数具有长度匹配功能的 PCB 设计程序会将引脚封装延迟设置为零长度或零时间。如果您从制造商处获得组件模型，则特定组件的 IBIS 6 文档应包括引脚封装延迟。这将被指定为长度或时间。当您在原理图中为每个组件引脚包含这些延迟时，您现在就拥有了在布线信号迹线时进行超精确长度调谐或延迟调谐所需的信息。
Altium Designer ® 中新改进的布线工具允许您直接从原理图指定组件的引脚封装延迟。您还可以使用 Simbeor 的尖端场解算器在长度调整期间考虑通孔延迟。该求解器内置于布线功能中，用于模拟迹线上的传播延迟，然后用于跨多个信号网络的长度匹配。您还将拥有一套完整的工具，用于为您的制造商构建原理图、管理组件和准备可交付成果