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原型板的电源完整性测量
原型板的电源完整性测量
构建新设备的两个方面对于确保您的电路板按预期工作并满足严格的性能要求至关重要。借助先进的系统，验证原型进行全面生产所需的测试和测量水平远远超出了使用万用表的范围。
电源完整性测量非常重要，因为越来越多的系统以更低的电压和更小的噪声容限运行。电路板中的电源完整性问题可能是信号完整性问题的根源，不应孤立地对待这两个认证领域。让我们来看看数字、高频模拟和混合信号系统所需的一些标准电源完整性测量。
电源完整性问题和测量
在板上安装电源的全部意义在于确保您的组件获得稳定的电压/电流。换句话说，您需要确保电源提供的 5 V 在到达下游组件时仍为 5 V。IR 压降是直流电压降的明显罪魁祸首，但当我们考虑连接到电源轨的实际组件的行为时，还会出现其他问题。
这很简单，可以使用PDN 分析工具进行模拟，但几乎不可能在带有电源层和接地层的电路板上进行测量，除非您安装了许多可以连接到探头的测试点。如果您想对此进行测试，您基本上需要制作一个与您的叠层相匹配的测试试样，并包括电源/接地连接和一些电阻的测试点。这在以高速、高频或两者同时运行的高性能系统中通常不那么重要。
在这些高性能系统中，电源轨上的振铃更为重要。当 IC 切换时，它会从电源中汲取大量电流，从而在 PDN 中引起瞬态振荡。如果没有用于提取寄生参数和后续参数优化的工具，设计一个 PDN 来严格抑制这种振荡是相当困难的，并且随着它的增加，使用串联电阻提供阻尼（就像传输线中的串联过度端接那样）是不可能的PDN 阻抗。因此，标准做法是在相关带宽内使 PDN 阻抗尽可能小。对于给定的瞬态电流消耗，这可以最大限度地减少 PDN 上的电压波动。
这也应该说明去耦的重要性，包括正确的叠层设计和去耦电容器。去耦电容器被赋予了一个相当不幸的名字，因为它们不去耦任何东西（在过滤的说法中）。您的去耦网络需要在足够短的时间内提供足够的电荷，以便所有电荷都来自去耦电容器而不是电源。PDN 中的瞬态纹波会在数字 IC 的输出中产生 ~1 ps/mV 或更多的随机抖动。时钟抖动达到数百 ps 的情况并不少见，这会在任何以高数据速率运行的通道中产生问题。
如果我们考虑这些要点，我们会看到需要在 PDN 中测量的五个主要量：
关键元件切换时的电压纹波幅度
PDN 阻抗谱
振铃产生的抖动
时钟周期的差异
直流稳定性
解释电源完整性测量
下图显示了使用示波器测量 PDN 上瞬态电压响应的示例示波器。
电源完整性测量结果示例。表层的电源轨用蓝色表示，内部电源平面电压用绿色表示，测试信号用白色表示。所有电压测量值都是根据电源回路收集的。
一旦测试时钟信号打开，我们就会看到与时钟脉冲的上升/下降沿相对应的重复瞬态响应。这叠加在较低频率的瞬态响应上。一旦测试信号关闭，就很容易看到这种较低频率的瞬态响应。如果下游电路以 2% 的容差在 1.8 V 下运行，则该 PDN 将无法通过认证。
阻抗谱测量
PDN 的阻抗谱可以通过阻抗分析仪或矢量网络分析仪（可以在阻抗模式下运行）在测试试样上确定。如果您确实使用矢量网络分析仪，请确保在执行测量时为您的连接器（通常是高质量设备的 BNC 连接器）去嵌入 S 参数。此测量有助于解释 PDN 上的瞬态行为，并可帮助您确定堆叠、去耦网络或两者需要如何更改以减少电源总线振铃。
抖动/相位噪声测量
这最容易通过使用下游组件输出的眼图来确定。这是 I/O 通道的标准测量，需要在电路板上安装一些用于信号完整性的测试结构。
时钟频率变化
未锁定到高度稳定的参考时钟（例如，使用 PLL）的合成时钟（例如，电压频率转换器、VCO/NCO 等）除了定时抖动之外，还会经历输出频率的一些变化。这也源于您的 PDN 中的涟漪。下面显示了 500 MHz 时钟的示例。在这里，我们看到在存在 ~250 mV 峰峰值振铃的情况下，时钟周期的变化超过 10%。
由于 PDN 上的噪声引起的时钟频率变化。
直流稳定性
测量直流稳定性需要移除示波器输入端的任何隔直电容并施加一些电压偏移，使直流信号进入示波器输出的中间范围。这使您可以看到任何低频内容对电源输出的影响。您还可以通过将 FFT 应用于时域测量来将任何隐藏的低频内容归零。
收集所有这些测量结果的关键是使用具有足够大带宽、高分辨率、可调偏移和低衰减比的低阻抗探头的示波器。市场上有很多选择，但请务必与您的示波器制造商核对这些规格。
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