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用JESD204B同步多个ADC
JESD204B 提供 一个 框架 为 高-速 串行 数据 到 被 发送的 沿一个或多个差分信号对，例如模拟-数字转换器（ADC）的输出。接口中有一个固有的方案，可以在JESD204B规范内实现跨通道的粗略对齐。数据被划分为具有边界的帧，这些边界被连续发送到接收器。
子类JESD204B 1个 接口 具有 规定 为 数据 对准 向下 到 的 通过使用系统参照事件信号在多个串行通道链路或多个ADC样本水平（ SYSREF ）来同步在所述发射器和接收器两者内部成帧时钟。这为使用JESD204B链接的设备创建了确定的延迟。然而，仍然有很多挑战 的是 一个 系统 设计人员 必须 克服 ，以 实现 全面 的定时 关闭，用于采样同步，如PCB布局的考虑，匹配的时钟和SYSREF生成，以满足时序，SYSREF周期性和数字FIFO延迟。
设计者必须决定如何器件的时钟和SYSREF信号将被创建 和 分布 在整个 的 系统。理想情况下，该设备的时钟和 SYSREF应该是相同的摆动电平的和偏移，以防止内在偏斜在组件输入引脚。所述SYSREF事件的更新速度将需要给被确定为任一单一事件在启动时或一个在任何需要的时间同步可能出现的重复出现的信号。以该 考虑到最大时钟和SYSREF信号的偏差，需要仔细的PCB布局，以满足板，连接器，背板 和 各种 组件之间的建立和保持时序。最后，数字FIFO 设计和遍历信号穿过多个时钟域创建固有数字缓冲器内歪斜JESD204B 发射机和接收机的是必须被考虑为和在后端数据处理除去。
系统时钟的产生可以来自多种来源，例如晶体，VCO和时钟产生或时钟分配芯片。虽然特定的系统性能将决定时钟的需求，但必须使用多个同步ADC来产生SYSREF信号，该信号源与输入时钟同步。这使得时钟源选择成为重要的考虑因素，以便能够在特定的时间点以已知的时钟沿锁存该系统参考事件。如果SYSREF信号和时钟未锁相，则无法实现。
可以使用FPGA向系统提供SYSREF事件。但是，除非它也使用并同步发送到ADC的主采样时钟，否则很难将FPGA的SYSREF信号与时钟进行相位对准。一种替代方法是从时钟生成或时钟分配芯片提供SYSREF信号，该信号可使该信号与整个系统发送的多个时钟相位对齐。使用此方法，根据系统要求，SYSREF事件可以是启动时的单发事件或重复出现的信号。
只要确定性延迟在系统内跨ADC和FPGA的范围内保持恒定，就可能不需要额外的SYSREF脉冲，除非它有助于构建特定的系统数据。因此，可以忽略或过滤用于时钟对齐的周期性SYSREF脉冲，直到失去同步为止。可以交替维护发生SYSREF的标记样本，而无需重置JESD204B链接。
要启动ADC通道的已知确定性起点，系统工程师必须能够关闭系统中分布的SYSREF事件信号的时序。然后必须遵守相对于时钟的预期建立和保持时间。可以使用跨越多个时钟周期的相对较长的SYSREF脉冲来满足保持时间要求，只要还可以满足第一个所需时钟的建立时间。
管理偏斜
仔细注意PCB布局对于在系统中保持时钟和SYSREF的匹配走线长度以最小化偏斜至关重要。这可能是实现跨通道同步采样处理的最困难部分。随着ADC编码时钟速率的提高和多板系统的日益复杂，这项工作将变得越来越具有挑战性。
系统工程师必须确定每种设备的SYSREF时钟，以确定电路板在连接器和连接器上的偏斜。需要在FPGA或ASIC中有效消除任何剩余的器件间数字和时钟偏斜延迟。后端处理可以改变ADC的采样顺序，并进行任何必要的重新排列，以准备数据以进行进一步的同步处理。
可以通过延迟最快的数据采样和发送器延迟以与后端FPGA或ASIC中最慢的数据采样对齐来纠正设备间采样偏斜。对于复杂的系统，这可能涉及多个FPGA或ASIC，而每个FPGA或ASIC都需要传达其总的设备间采样延迟以进行最终对准。通过在JESD204B接收器中引入适当的弹性缓冲延迟以适应每个特定的发送器延迟，可以将设备间样本偏斜与整个系统中的已知确定性对齐（见图）。
可以使用源同步SYSREF和带有扇出缓冲器的时钟发生器来同步多个ADC，以满足数字输入时序要求。FPGA可以通过数字缓冲器调整SERDES偏斜，以对齐样本。
的AD9250是一个250-M采样/ S，从14位双ADC 模拟器件支持JESD204B接口在子类1的实现。该子类允许使用SYSREF事件信号跨ADC进行模拟采样同步。的AD9525是低抖动时钟发生器，它不仅提供七个时钟高达输出至3.1千兆赫，它也可以同步基于用户配置的SYSREF输出信号。这两款产品，再加上ADI公司精选的扇出缓冲器产品，为准确同步和对齐发送到FPGA或ASIC进行处理的多个ADC数据提供了框架。