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发现高速PCB设计中的DDR4阻抗违规
如果没有正确的设计和分析工具集，高速接口可能难以布局和布线。以太网，USB，DDR，MIPI等协议需要在PCB布局中进行精确的单端和差分阻抗控制。反过来，这需要设计一个堆栈，用于具有定义的走线几何形状和返回路径的受控阻抗路由。难怪有些设计师很难开始高速布局和布线。
一旦完成布局和布线，就会出现布线是否正确的问题。在线DRC无疑可以帮助您不受设计约束，并防止可能会损害阻抗，产生过多串扰和引起EMI敏感性的布线错误。当您确实遇到阻抗变化之类的问题时，如果没有正确的场求解器，可能很难发现和纠正。
这些工具的综合功能使设计人员可以直接从PCB布局数据访问多个集成的现场求解器，以运行信号完整性，电源完整性和EMI分析。让我们看看如何使用这些工具识别DDR4阻抗变化以及什么会导致这些阻抗变化。
我们使用SIwave中的混合求解器在电路板的DDR4部分中发现了EMI问题，这与电路板中的电源层阻抗有关，特别是PLL_1V8网络（第6层）。除了运行DRC之外，在签核之前还应在布局中检查其他重要的信号完整性指标。一些例子是：
任何阻抗控制网络上的阻抗变化
高速信号的返回路径
高速网络之间的串扰
关键网络上的S，Y和Z参数提取
关键网络上的寄生提取
在布局阶段，很难发现特定网络上的阻抗变化。尽管您可以为特定的网络类别定义阻抗配置文件，并可以在Altium Designer中轻松控制阻抗来布线走线，但是在布局中工作时，走线上的信号所看到的阻抗可能会发生变化。修改平面和铜浇注区域的形状后，您可以做出布局决定，以修改关键网络上的阻抗。同样，在完成复杂电路板的布局时，设计人员有可能在关键信号的返回路径中放置不连续点。因此，除了Altium Designer内置的DRC引擎外，还必须使用一些验证工具。
DDR4阻抗目标
Mini PC板包含两个板载8 GB
DDR4 DRAM芯片，它们以1866 MHz运行，并且FPGA和DDR4芯片之间的路由需要阻抗控制。对于该板中使用的Micron
MT40A512M16LY-107E DRAM模块，可选的片上端接允许34/40/48 Ohm单端阻抗或85/90/95 Ohm差分阻抗（也提供其他值）。
在对Mini PC板进行初步调查后，我们可以看到一些DDR4网络（字节通道1，第7层中的对称带状线）在PLL_1V8电源层和GND层（第6层）之间的分界线下方交叉。这些网络的下半部分以VDD_DDR平面（第8层）为参考，该平面为DDR4模块供电并与接地平面（第9层）相邻。字节通道1中的特定网络如下图1所示。
在这里，我们看到两个网络在PLL_1V8平面和GND的分叉处相交，其中一个是DDR4_DM1（DDR4字节1的一部分）。与USB_D10网络相比，DDR4_DM1具有非常长的部分，该部分在PLL_1V8与GND之间的分支之间通过。DDR4_DM1在两个平面之间交叉的部分非常长，走线的此部分的阻抗可能与所需的阻抗明显不同。
在这里， Altium Designer中的Simberian场求解器表明，这些带状线迹线的单端阻抗设计为 〜42欧姆（0.15毫米宽，Dk =
3.6，第6层和第8层之间为0.24毫米）。该设计假定带状线上方和下方的平面是均匀的，这将在此几何形状中提供所需的阻抗。由于平面之间的间隙，带状线看起来是不对称的，因此人们希望在此部分看到更高的阻抗。
阻抗扫描仪的现场求解器结果如图2所示。该图显示了路由到板载DDR4模块的每个网络的特征阻抗。插图面板显示了DDR4_DM1网络的放大视图。使用热图在视觉上显示了阻抗，从而可以识别迹线特定部分的阻抗，并将其与上面定义的DDR4阻抗目标进行比较。
由于返回电流被感应到没有相邻接地平面的PLL_1V8电源板中，因此该板上的叠层已经给高速信号创建一致的返回路径带来了困难。就分布式电路模型而言，这会减少带状线装置的每单位长度电容，从而在仿真结果中产生更大的阻抗。另外，路由已经很密集，并且需要保持这些网络之间的间距以减少串扰。
布局中针对这些问题的可能解决方案包括：
更改层堆叠，以使这些DDR网络参考第6层上的连续接地层。
尝试修改PLL_1V8平面底部边缘附近的布线，以使DDR4_DM1位于PLL_1V8下方。
修改PLL_1V8平面的跨度，使其与DDR4_DM1重叠。
最好的解决方案是与第2点和第3点相结合的，它与上一篇博客文章中的建议不冲突。一种选择是重新加工图3中所示的长度调整部分，以便为DDR4_DM1腾出空间。