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如何在电路和传输线中使用输入阻抗
如何在电路和传输线中使用输入阻抗
输入阻抗是那些在没有很多上下文的情况下被抛出的术语之一。了解传输线理论的精髓的设计人员应该了解如何使用它来确定什么是“电长”互连，而不是仅仅使用 10% 的波长值作为经验法则。输入阻抗在电路中遵循类似的想法，尽管我们通常不会将电路视为具有连接不同组件的传输线。
输入阻抗是了解电子产品中不同组件之间传输线连接的一个重要方面。输入阻抗主要用于 RF 设计，但它可用于开发高速设计中的传递函数，然后可用于使用因果模型预测脉冲响应。在处理输入阻抗时几乎从未解决的问题之一是组件之间的互连如何修改传播信号所见的阻抗。我将展示一些简单的例子，说明这是如何发生的，以及它如何确定您的信号看到的实际输入阻抗。
了解输入阻抗
在之前的一篇文章中，我介绍了一组传输线的定义，其中包括输入阻抗。在不重复该文章中的所有内容的情况下，我将简要总结与输入阻抗、特性阻抗、传输线和电路相关的重要定义。
电路输入阻抗
如果我们看一个典型的电路，它可以有多个阻抗，如下图所示。在这个概念性示例中，我们有一个驱动器，它具有一些定义的输出阻抗 (Z out )，并且电路具有各种阻抗，这些阻抗组合在一起形成输入阻抗。在下面的例子中，输入阻抗就是等效阻抗 Z in = Z 1 + (Z 2 ||(Z 3 + Z 4 ))。
当驱动器激励电路时，驱动器的输出阻抗Z out和电路的输入阻抗Z in之间存在反射系数（S11）。通过匹配阻抗，我们可以得到最小反射（相等的输入和输出阻抗）或最大功率传输（共轭匹配），或者对于电阻阻抗，两者同时存在。输入阻抗没有告诉您的是电路内每个元件之间发生了什么。构成电路的四个阻抗中的任何一个阻抗之间都可能存在反射。
需要阻抗控制的现代组件将采用片上端接，这将在宽带宽内提供可靠的阻抗值。在非常高的频率下，由于封装寄生（芯片电容和引脚/键合线电感），输出阻抗将再次变为无功，这将限制从驱动器到负载的功率传输。
这涵盖了直接连接到电路的驱动器组件的基础知识。当我们现在在驱动器和负载电路之间有一条传输线时会发生什么？
传输线+电路
现在，如果驱动器和接收器之间有一条传输线，我们就有一个位于源组件附近的“新”输入阻抗。这个输入阻抗现在取决于传输线的特性阻抗、线的长度和沿线的传播常数。
这是我们得到传输线临界长度定义的地方；它基于传播常数、线路长度和频率之间的关系，任何有关上升时间的规则都只是一个近似值，不应用于高速设计或射频设计。这也是大多数指南结束并且他们没有继续探索 RF 设计或高速设计中的实际情况的情况之一。
级联元件的输入阻抗
现在我们需要考虑一个真实的情况，在一条传输线上有多个元素，甚至多条线路，所有这些元素都级联以形成一个更复杂的网络。在这种情况下输入阻抗是多少？
让我们考虑一下您在 RF 设计或 PCIe 布线中可能遇到的常见情况，在这种情况下，您在线路上放置了一个交流耦合电容器。在雷达频率的 RF 情况下，或者在较新的 PCIe 代或可能的高速以太网中发现非常高的带宽信号时，互连的作用就像在线路的每个部分之间有两个传输线部分。那么三个元件级联时的输入阻抗是多少？
答案是：在源端看到的输入阻抗与所有下游部分的输入阻抗有关。这是一个归纳问题，如下图所定义。电容器将有自己的输入阻抗值 (Z inC )，这取决于传输线#2 的输入阻抗和负载阻抗。两个输入阻抗将决定传输线#1 的输入阻抗。
希望您能看到这种归纳推理如何无限期地继续下去。上述情况与您在高速数字系统中遇到的情况一样复杂，除非您必须穿过连接器，在这种情况下您将处理级联 S 参数。在 RF 系统中，如果您现在必须设计阻抗匹配网络，并且在您努力匹配系统每个部分之间的阻抗时，系统的尺寸可能会变大，它会变得非常复杂。有一篇关于在 JPIER 中为分支和级联系统实现这种方法的很棒的论文：
上述系统应该提出的一个突出问题是：输入端看到的 S 参数是什么？因为我们有一个级联系统，您需要确定该网络的级联 S 参数矩阵。使用上面显示的迭代输入阻抗，您可以在输入端口获得 S11，但仅此而已。要获得完整的 S 参数，您需要使用涉及可级联参数集的矩阵计算；ABCD 参数是理想的。事实上，如果您使用 MATLAB 进行计算，他们的文档说明他们使用 ABCD 到 S 参数的转换来获得上述网络的级联 S 参数。最好进行这些计算，因为它们可以构成评估互连设计的测量基础。