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硬件仿真崛起的背后是什么？
硬件仿真崛起的背后是什么？
当芯片设计人员和验证工程师向我询问硬件仿真时，经常会出现五个常见问题。所有这些都经过深思熟虑，答案得到广泛分享。
今天，仿真在设计验证工具箱中是强制性的。为什么？出于两个不相关的原因：验证工具对性能和吞吐量的需求不断增长，以及硬件仿真技术的显着进步。两者的融合推动了硬件仿真在任何验证工具箱中的突出地位。
今天，SoC 设计由两个飞速发展的领域组成：惊人的硬件复杂性和不断升级的软件内容。只有硬件仿真可以处理验证两者的集成并跨越其边界跟踪设计错误的艰巨任务。
仿真的价值主张是什么？
无论我们喜欢与否，市场动态都在我们的生活中发挥着重要作用。他们可以创造财富，也可以毁灭财富。在竞争激烈的市场中错过新产品的市场窗口，风险自负——这可能会扼杀您的产品并摧毁公司。
在电子设计领域，错过市场窗口通常是由于硅片重新生产。更一般地说，这是由于路线图规划不周，人力和设计工具资源不足。
技术工艺节点越先进，重新旋转的成本就越高。无论重新旋转的成本有多高，后期进入市场的成本都要高得多。迟到三个月的产品会抹去总潜在收入的三分之一。
底线非常清楚：必须消除错过市场窗口的风险。硬件仿真是避免风险的最佳验证工具。凭借其彻底和快速的硬件/软件验证功能，它可以消除重新设计，加快路线图进度，同时提高产品质量。
从用户的角度来看，HDL 仿真器和仿真器之间有什么区别？
不同之处在于设计规模和验证工作量的规模。只要被测设计 (DUT) 的大小在 1 亿门或更少的范围内，并且工作负载执行时间不超过一天，HDL 模拟器就是硬件调试的首选。它们易于使用、设置迅速、编译 DUT 的速度极快，并且可以灵活地调试硬件设计。而且，相当重要的是，它们的购买成本很低。
所有这些都表明 HDL 仿真器是硬件设计周期早期 IP 和模块级验证的理想选择。
当设计和工作负载规模超过这些限制并且需要进行硬件/软件测试时，HDL 仿真器就会变得无效，从而使硬件仿真成为唯一的选择。
今天，硬件模拟器不受任何设计规模的影响，甚至是 AI/ML、5G 和汽车应用中的数十亿门。他们可以查明难以发现的硬件错误，这些错误可能需要数十亿次验证周期才能发现，这是将嵌入式软件与底层硬件集成所需的。它们支持多个并发用户，并且可以从世界任何地方远程访问。而且，相当重要的是，尽管他们认为收购成本很高，但他们的投资回报率却非常低。
从用户的角度来看，仿真器和 FPGA 原型之间有什么区别？
原则上，FPGA 原型与硬件仿真器共享相同的技术基础。两者都使用专用且可重新编程的硬件来加速验证周期。仿真器中的硬件通常从头开始设计，并针对目标设计验证进行定制。在原型中，它基于一系列商业 FPGA。
仔细观察，原型会在快速简便的设计设置和编译以及强大的 DUT 调试之间进行权衡，以显着加快执行速度。具体来说，在同一个 DUT 上，原型的运行速度可能比仿真器快 10 倍。
FPGA 原型是软件验证的更好选择，而仿真器非常适合系统级和硬件/软件集成的硬件验证。
仿真器和 FPGA 原型能否集成到一个通用的验证/验证流程中？
确实。它们可以而且应该被整合。
首先，它们应该共享编译前端，而后端则依赖于工具。好处是更容易和更快的 DUT 编译。如果它为仿真而编译，它可能会为原型而编译。
其次，它们应该共享相同的 DUT 数据库，以允许在运行时将执行从一个卸载到另一个。例如，启动操作系统和执行软件工作负载可以在原型中进行，直到遇到错误。然后将设计数据库保存在原型中并将其恢复到仿真器中将显着加快准确的调试跟踪。
通过添加基于混合仿真的虚拟原型平台，可以进一步实现集成路线图。
通过紧密耦合一流的仿真器、虚拟原型和 FPGA 原型，验证团队可以实施最先进且有效的“左移”策略。
今年早些时候，几项公告吹捧下一代硬件辅助验证平台，这些平台将硬件仿真、虚拟模式下部署的原型设计与综合软件测试环境以及所有芯片设计验证流程中的所有基础工具联系起来。