串联端接传输线的开关行为

2021-06-23

串联端接传输线的开关行为

串联端接线路和差分信号用作所有CMOS 器件中的链接。虽然我已经写了大量关于差分信号、它的操作和它的好处的文章，但我没有解决串联端接线路的开关行为。这就是本文的目的。

基础知识

串联端接传输线的要点包括：

在这种类型的传输线中，串联终端放置在每个驱动器的输出端。

它为高速逻辑信号提供最低的功耗。

    它是功耗最低的方法，因为只有当逻辑线从逻辑 0 切换到逻辑 1 时，电路才会消耗能量。

虽然前面的观点看起来非常简单，但了解串联端接传输线的工作原理对于确保将信号正确传送到每个接收器至关重要。图 1 是一个典型的 5V-CMOS 驱动器，带有连接到无源 CMOS 接收器的 50 欧姆传输线。这意味着该设备只是对其输入端的电压波形做出响应。出于本说明的目的，CMOS 接收器看起来像非常小的电容器，可以认为是开路。在本例中，线长 12 英寸或约 30 厘米。在 PCB 中，能量以每纳秒约 6 英寸的速度传播，因此下面显示的线长约 2 纳秒。

 

图 1. 5 伏串联端接 CMOS 传输线

图2。传输线的等效电路如图 1所示。

从图 2 中可以看出，电容和电感沿着传输线的长度分布。这些元素是寄生效应，它们通过每单位长度的电感与每单位长度的电容之比来确定传输线的行为。这决定了等式 1 中所示线路的阻抗。 Lo 是每单位长度的电感，Co 是每单位长度的电容。使用诸如 2D 场求解器（许多场求解器可用作各种信号完整性工具的一部分）等工具，可以为特定传输线确定这两个变量。

方程 1. 阻抗作为分布式电容和电感的函数

当图 1 中的驱动器将传输线上的逻辑电平从逻辑 0 移动到逻辑 1 时，它必须对传输线的分布寄生电容充电。这是 CMOS 逻辑电路消耗的主要功率。当同一个驱动器将逻辑电平从逻辑 1 移动到逻辑 0 时，必须去除该电荷。

当信号沿电线或传输线发送时，其中的能量以电磁 (EM) 场的形式存在。该能量将沿路径传播并在路径末端永远反射，除非它被终端电阻吸收或在导体的电阻中慢慢消失。如果路径的末端是开路，则反射能量将与入射能量具有相同的极性。如果路径的两端短路，反射的能量将被反转。

逻辑线上的电荷如何将其从零移动到一

当驱动器开始将逻辑线从 0 移动到 1 时，就形成了图 3 中的等效电路。可以看出，驱动器输出阻抗和上半部分的串联端接以及下半部分的传输线阻抗组合形成了一个分压器。当串联终端选择适当时，Zout 和 Zst 的组合将与 Zo 相同。在本例中，两者均为 50 欧姆，传输线输入端的电压为 V/2。

图 3. 图 1 中驱动器从逻辑 0 切换到逻辑 1 时的等效电路。

图 4显示了随着时间的推移，传输线输入端和接收器输入端的电压波形。

图 4. 图 1 中电路的开关波形

该图包含以下数据点：

红色波形是传输线的输入，橙色波形是传输线末端接收器的输入。

如图所示，从 0 到 1 转换后的电压电平只有一半大小。

这是由于图 3中所示的分压器造成的。

该电压电平通常称为“基准”电压。

电磁场形式的能量已被发射到传输线中。

当场从传输线传出时，这种能量将传输线的寄生电容充电到 V/2 的电压电平。

两纳秒（传输线的电气长度）后，该线已完全充电至 V/2，并且 EM 场在接收器处遇到开路。当这样的场遇到开路时，场中的任何能量都不会被吸收。相反，它以与出站时相同的幅度反映。

在全反射时刻，线路末端的电压电平为V/2。由于电磁场的电压幅度为 V/2，在全反射后幅度将为 V。可以看出，一旦电磁场到达线路末端，橙色波形的幅度为 V。在回程中，传输线的寄生电容被充电至 V。一旦EM 场返回到驱动器，就会遇到图 5所示的等效电路。

图 5. 图 1 中反射波返回驱动器时的等效电路

应该注意的是，如图 5所示的电压源具有零阻抗。

由于 Zout 和 Zst 之和为 50 欧姆，且电压源为短路，因此它们一起构成了一个并联终端，其值与传输线的阻抗相同。结果，电磁场中的所有能量都被吸收，传输线上的电压电平稳定在 5 伏，这是该电路的理想逻辑 1。

注意：当一个电阻与传输线的阻抗具有相同的值并放置在该传输线的两端时，电磁场中的所有能量都将被该电阻吸收。不会有进一步的反射，这个电阻被标记为并联终端。

从逻辑 1 切换到逻辑 0 的过程

当图 1 中的电路从逻辑1切换到逻辑 0 时，驱动器的任务是移除放置在那里的线路电容上的电荷，以将其从逻辑 0 移动到逻辑 1。这发生在驱动器级别内部从 5V 移动到 0V。与从逻辑 0 到逻辑 1 的转换一样，等效电路如图 3 所示，但现在线路为 5V，输出阻抗和串联终端电阻连接到 0V。因此，分压器像以前一样工作。

由于上述原因，线电压移动到 V/2，并且随着能量沿线向下移动，以 EM 场形式存在的电荷从线电容中移除到该水平。（此转换的电压电平为 –V/2。）当 EM 场在两纳秒后到达传输线末端时，它遇到开路并沿传输线反射回。反射发生后，线路处于 0V。两纳秒后，电磁场返回驱动器并遇到图 4所示的电路，并被吸收。

可以看出，接收器处的电压波形（橙色）是所需的、正确的方波逻辑信号（这是该信号路径的目标）。这种信令方法被称为“反射波”切换，因为反射波在沿传输线往返时会产生正确的逻辑电平。这是逻辑信令的最低功耗方法，因为电流仅在线路充电时从电力系统中汲取。一旦线路完全充电到逻辑 1，电流消耗变为 0。这是大多数个人计算机中集成的 PCI 总线采用的切换方法。

另请注意，驱动器输出端的电压波形处于不确定的逻辑状态 (V/2)，这段时间是每次切换发生时沿传输线的往返延迟。如果负载沿着传输线的长度放置，就像 PCI 总线所做的那样，在反射波在回程中经过它们之前，它们不会经历“数据良好”状态。因此，这些输入端的数据时钟必须延迟，直到所有输入端的数据都正常。这就是数据在 PCI 总线以及其他依赖反射波切换的总线协议上计时的方式。

当驱动阻抗和线路阻抗不匹配时会发生什么？

图 6所示的电路与图 1 所示的电路相同，只是串联终端没有与输出串联插入。

图 6. 没有串联终端的 5 伏 CMOS 电路

图 7显示了从逻辑 0 到逻辑 1 转换的开关波形。如图所示，基准电压远高于 V/2。事实上，它是5伏或3.33V总电压的2V/3或2/3。这是因为图 3中的分压器具有驱动器的 25 欧姆或 Zout 上电阻和 50 欧姆的下电阻或阻抗。这会产生 2/3 电压电平。

图 7. 图 6 中电路的电压波形

在图 7 中，电磁场将线路电容充电至与之前相同的值。当电磁场在产生后两纳秒到达接收器时，它被反射，电压加倍至 6.66V。和以前一样，电磁场将线路电容充电至 6.66V。再过两纳秒后，电磁场返回驱动器并遇到图 5中所示的终止。但是，并联端接是 25 欧姆，而不是 50 欧姆。这意味着有两件事正在发生。首先，这一次分压器顶部为50欧姆，底部为25欧姆。因为串联终端电阻值为零欧姆，所以电压被分压。发生的第二件事是并非所有的能量都被吸收了。

和以前一样，能量会使接收器的电压电平加倍，然后返回给驱动器。当它到达驱动器时，其中一部分被吸收，其余部分被倒置反射。这种情况一直持续到所有能量都被驱动器输出阻抗吸收，并且逻辑电平稳定在 5V。这可以在图 7 中看到。

注意：进一步深入研究上述内容，当并联终端与其所放置的传输线的阻抗不匹配时，它不会吸收所有反射回 TL 的能量。如果该终端的值大于 TL 阻抗，则能量将以与入射波形相同的极性反射。这通常称为过冲。如果该终端的值小于 TL 阻抗，则两纳秒后反射回来的能量将被反转并与入射波形具有相反的极性。这通常称为下冲。

图 7 中的波形有两个问题。首先，电压比 Vdd 高 1.66 伏。这种过高的电压会导致逻辑故障或损坏接收器。其次，在信号返回驱动器并反转后，它将导致接收器处的逻辑 1 降至 4 伏以下。这将逻辑 1 降低到可能导致逻辑故障的水平。这两种情况都不好。这就是将串联终端添加到此类电路的原因。

图 8显示了信号切换到逻辑 0 时的波形。可以看出，在该逻辑状态下发生了相同的逻辑违规。

图 8. 图 6 所示电路的开关波形，具有两种逻辑转换

概括

与差分信号一起，串联端接传输线用作 CMOS 器件中的链接。这种类型的传输线为高速信号提供了最低的功耗。了解串联端接传输线的运行方式以及它如何充电和充电有助于保持信号质量并确保线路按设计和建成的方式运行。