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通过带有参考平面的 PCB 叠层设计进行阻抗管理
通过带有参考平面的 PCB 叠层设计进行阻抗管理
我的第一个 PCB 远非高速数字设备。它只是单层PCB上的放大器电路，控制阻抗甚至不是事后的想法。一旦我开始研究需要高采样率的电光系统，控制阻抗始终是一个关键的设计问题。电路板上的受控阻抗是一个 PCB 布局问题，有一段时间作为 PCB 设计师，我对处理这个问题感到不太舒服。
一旦您开始处理高速或高频信号，您会发现走线阻抗以及源和负载处的不匹配会对信号完整性产生重大影响。在射频范围及以上，控制信号遇到的阻抗将确保您的设备按设计运行。有一些简单的设计策略可以帮助确保您的信号在操作过程中不会失真。
阻抗控制与受控电介质
阻抗控制和阻抗管理是两个可以松散互换的术语，指的是设置 PCB 中信号所见阻抗的不同方法。显然，没有任何制造工艺是完美的，任何从生产线上下来的 PCB 都会在走线阻抗上有一些变化。基本思想是将信号遇到的阻抗设置为特定值，理想情况下将任何阻抗不匹配限制为小值。
这可以通过两种方式完成。首先，简单地选择用于形成走线的几何形状、排列和材料会影响它们的阻抗。周围的电介质也会影响阻抗。这种情况对应于在具有无限厚度的电介质上布线的单个迹线。大多数简单的阻抗计算器都假设这种情况。显然，这种近似仅在少数特殊情况下有效。
您可能会想“等一下，为什么基板的介电常数会有所不同？” 有许多的原因。首先，相邻走线之间以及走线与接地层之间的电介质形成一个电容器，介电常数决定了杂散电容。
由于走线和基板之间的界面不是完美的反射器，因此电场实际上会进入电介质并与走线中的场保持耦合。简而言之，信号部分地在电介质中传播，并没有完全限制在迹线中。
这两个事实都意味着多层 PCB 中的层堆叠会影响迹线中信号的阻抗。实际上，修改层堆叠允许设计人员调整整体走线阻抗。调整叠层会改变信号所见的有效介电常数，从而在许多应用中实现阻抗控制。
PCB 与组件之间的走线
阻抗控制设计
大多数设计人员可能熟悉阻抗控制，其中同时考虑走线布置、尺寸和接地平面布置。承载高速信号的走线应通过实心接地层布线，以便为电流提供可靠的返回路径，最大限度地减少环路面积，从而最大限度地减少EMI引起的任何感应电流。
由于串联电感增加、信号劣化以及与其他信号的干扰，跨分裂平面路由高速信号会导致信号传播延迟。如果您必须在接地层的间隙上布线高速阻抗控制的走线，可以使用拼接电容器来提供电流返回路径。这也最大限度地减少了环路和任何阻抗不连续性，因为迹线穿过接地平面中的间隙。
一些制造商提供阻抗计算器，可以帮助您选择给定走线/接地平面布置所需的正确走线尺寸和所需的阻抗值。或者，如果您的走线尺寸受到限制，您可以使用这些计算器之一来确定 PCB 中源、走线和负载之间的阻抗失配水平。
在多层板的制造过程中，您的制造商可以通过改变 PCB 走线中的两个横截面尺寸之一来帮助您实现所需的阻抗值。他们通常会构建一个测试板（称为“优惠券”）并修改走线尺寸和布置，以便在某个容差水平（通常为 +/- 10%）内达到所需的阻抗值。使用差分对时，走线间距是另一个可用于调整阻抗的参数。
如果设计人员指定必须固定走线的高度，那么他们将改变宽度，反之亦然，以获得恰到好处的阻抗值。这也让制造商有机会调整他们的流程，并确保您从生产运行中获得更高的产量。
主板上的高密度走线
受控介电设计
与阻抗控制设计相比，层叠通常保持不变，受控电介质设计通过修改层叠来达到特定的迹线阻抗值。重新排列叠层排列、层厚，甚至将电介质更换为不同的材料，都是设计人员可以用来管理多层 PCB 中阻抗的措施。
阻抗控制设计一般也使用可控介质板，但反过来不一定如此。修改叠层布置、电介质厚度、预浸料厚度和层压板厚度都会改变电路板上信号所见的阻抗。对于给定的走线几何形状，修改这些电路板参数可以让您微调电路板的阻抗。
确定电路板行为的最佳方法是使用 3D 电磁仿真包。不幸的是，很多人没有这个软件，你将不得不求助于使用一些基本的阻抗计算器和你的直觉来了解修改电路板将如何影响阻抗。
尤其是在处理印刷电路板的信号完整性问题或布局问题时，您选择的软件应该能够跟上过孔、布局、电源平面或其他平面管理和 PCB 堆叠。当您使用具有强大设计软件的电路板时，管理具有迹线宽度的 PCB 布局将成为过去。