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串扰或耦合
串扰或耦合
串扰和耦合这两个词用来描述电磁能量从一条传输线注入到附近运行的另一条传输线。在印刷电路板中，串扰通常是在同一层中并排运行的两条迹线，或者在相邻层中一条在另一条的顶部。这种耦合能量在受害迹线上表现为噪声，如果幅度太大，可能会导致故障。了解这种噪音是如何从一个轨迹转移到另一个轨迹的，以及防止它发生的方法。
串扰或耦合
串扰或耦合描述了从一条传输线向附近运行的另一条传输线注入电磁能。在印刷电路板中，这种外来串扰通常是在同一层中并排运行的两条迹线，或者在相邻层中一条在另一条的顶部。这种耦合能量在受害迹线上表现为噪声，如果幅度太大，可能会导致故障。虽然电感耦合或磁场串扰可能发生在 PCB 中，但串扰通常来自基于电场的电容耦合。本节将描述这种噪声如何从迹线转移到迹线以及防止它发生的方法。
图 1 是显示并排传输的两条传输线中的电容耦合图。上面的传输线显示为正在切换，而下面的传输线处于非活动状态。请注意，受害线旁边有两个波形。一个在线路的末端，驱动器在从动线路上，另一个在另一端或远端。请注意，波形是不同的。受扰线路驱动端的波形频率和形式通常称为反向串扰或“近端串扰”、“NEXT”，受扰线路远端的波形称为“正向串扰或远端串扰” , “FEXT”。
这两种波的频率形式究竟会是什么样子取决于传输线的四个末端是什么。可能性是：短路、端接或开路。本单元末尾的参考文献 1 详细描述了这些终端如何导致外部串扰并影响在受害线路上看到的信号。从那篇论文中可以看出，最坏的情况是两条线路的远端都是开路，而受害线路的近端是短路。这恰好是大多数 CMOS 电路的工作方式。在这些条件下，在受害线上看到的波形将非常类似于图 1 中所示的波形。
图 2 显示了两种形式的电容耦合串扰（向前和向后）如何随着两条并排传输的传输线的长度变长而变化。请注意，随着耦合长度变长，前向串扰比后向串扰增加得更慢。此外，请注意，后向串扰不会随着耦合长度的增加而增加。这称为“临界长度”或反向串扰不会继续增加或饱和的长度。
前向串扰比后向串扰增加得慢得多，并且不会成为印刷电路中的一个因素，因为并行运行的长度太短。当线路长达数米时，这种形式的串扰对于电话公司来说是一个主要问题。本节将重点介绍控制反向串扰的方法。
图 2. 作为耦合长度函数的前向和后向串扰
用并排路由控制反向串扰的方法
当传输线并排运行时，电容耦合机制由电磁场的磁分量支配。在上下布线中，电场将占主导地位。
已经提出了几种用于控制反向串扰的方法。其中包括：
限制传输线并排运行的长度
在两条传输线之间插入“保护走线”
敏感信号两侧的“接地”过孔行
限制平行运行的长度
控制电容耦合串扰的最常用方法是限制两条传输线并排运行的长度。甚至在几个 PCB 布线器中都有一些例程，允许设计人员插入一个长度数字，并允许布线工具防止布线时间超过这个数量以减少耦合电容。要使此方法起作用，此长度必须小于图 2 所示的临界长度。 如果并行运行的长度达到临界长度，可以看出继续并行运行超过该点不会导致串扰增加. 图 3 是临界长度与信号上升时间的函数图。图上有三条曲线对应于三种不同的介电常数 (er)。二对应于铁氟龙，
可以看出，随着上升时间变快，临界长度变短。上升时间为 1.4 纳秒，临界长度约为 6 英寸或 15 厘米。如果将路由器设置为允许三英寸并行运行，则可以在大多数设计中进行大部分连接，而不会耗尽电路板空间或层数。不幸的是，很少有现代集成电路这么慢。目前，高达 100 皮秒的上升时间非常普遍。查看图 3，可以看出 100 皮秒处的临界长度小于半英寸或约 1.5 厘米。在这些上升时间，长度控制将不起作用。这在超级计算机行业早已为人熟知，并没有成为控制反向串扰的方法。
图 3. 作为信号上升时间函数的临界长度
如果限制串扰的长度控制不起作用，什么方法起作用？
再次参考图 2，可以看出，一旦达到临界长度，继续平行布线不会导致额外的串扰。此时只有两个参数会影响串扰量。这些是到最近平面的高度和边缘到边缘的间隔。图 4 是显示一旦达到临界长度，串扰如何随着最近平面上方的高度和边缘到边缘分离而变化的图表。
图 4. 后向串扰作为平面上方高度和分离带状线的函数
图 4 的标题是“偏心”带状线。这意味着传输线位于两个平面之间，但不在两个平面之间居中。这是典型的 PCB，在一对平面之间具有两个信号层。请注意，随着最近平面上方高度的降低，串扰会显着降低。当迹线彼此分开时，它也下降得更快。图 5 是显示 PCB 外部微带线信号层的这些值的图。
图 5. 作为平面上方高度和分离度的函数的后向串扰，微带线
守卫痕迹
许多经验法则建议在传输线之间插入“保护走线”作为控制电容串扰的方法。如果这有效，为什么有效？如果它有效，使用这种方法有什么缺点吗？许多公司的“标准做法”是使用 5 mil 线和 5 mil 间距布线。参考图 4，如果 PCB 按照这些规则布线，并且最近平面上方的高度为 5 密耳（也很常见），则串扰约为 8%。如果这被确定为过多并添加了保护跟踪，那会涉及什么？为了给保护走线留出空间，需要添加 5 mil 空间和 5 mil 走线。现在，边缘到边缘的间隔是 15 密耳而不是 5 密耳，串扰小于 1%。导致这种下降的不是保护痕迹。那是分离。
添加保护走线的缺点是：这使得布线变得更加困难。警卫贸易不是障碍。它是一种谐振电路，可以通过创建带通滤波器来增强串扰。
在并排布线中控制串扰的正确方法仅是分离。
多排“接地”过孔
一些应用笔记和专家提出的一种方法是在“关键”走线的两侧放置“接地”过孔以保护敏感的传输线。这种规则没有任何有效的证据。当被问及要使用多少个通孔以及以什么间距使用时，它也伴随着模糊的答案。如果它有用且必要，那么我们每天设计的服务器和路由器都不可能实现，因为所有这些过孔都没有足够的空间。这是一条虚假规则，不应使用。一个压倒一切的观察是有效的设计规则有直接的证明。这个没有。
用过欠路由控制反向串扰的方法
当完成上下布线时，其中一条传输线在一层中，而另一条在上层或下层中，耦合由电场支配，就像在两条传输线之间连接了一个小电容器一样。耦合波形具有这种外观。随着现代逻辑的快速边缘，耦合的能量随着两条迹线之间的重叠增长得如此之快，以至于它在非常短的运行中超过了允许的限制。
控制相邻信号层串扰的唯一安全方法是在 X 方向的一层中布线，在 Y 方向的另一层中布线。大多数 PCB 布局系统都能够将一层指定为 X，将另一层指定为 Y，以防止这种重叠。不幸的是，它们中的许多会时不时地违反此约束，因此设计人员需要在布线后仔细检查以确保遵循此规则。
计算串扰
有许多关于如何间隔走线以控制不同波频率和 PCB 设计的串扰的经验法则。其中包括：最近平面上方高度的三倍；走线宽度的两倍和走线宽度的四倍。这些听起来有点随意，而且确实如此。为了确定需要多少间距，首先需要回答的问题是可以接受多少串扰噪声？由于 PCB 设计人员必须考虑许多因素，从电路板尺寸、信号完整性或阻抗等等，这是一个重要的问题。这取决于几个因素，包括：受害迹线是否与幅度更高的另一条迹线相邻，或者它是否与具有相同幅度信号的另一条迹线并列？
确定可接受的噪声量
在本节末尾的参考文献 2 中，有一章是关于使用噪声容限分析创建设计规则的。在本节中，它表明逻辑系列的噪声预算被多个噪声源消耗。对于 CMOS，有四个主要噪声源。它们是：串扰、反射、Vdd 上的纹波，以及 IC 封装中的 Vdd 和地弹。一旦计算出最后三个的噪声量，就从逻辑系列的噪声容限中减去它，以得出可以容忍的串扰量。
一种确定串扰的分析方法
有一些分析工具允许人们计算两条传输线之间的建议几何结构将导致的串扰。图 6 是 Hyperlynx ®中一对传输线的屏幕截图，用于计算建议几何结构的串扰。它是两个 CMOS 电路，上一个激活，下一个设置为逻辑 0。
图 6. 用于计算串扰的电路图
图 7 是一个屏幕，显示了如何指定走线之间的间隔，以及平面上方的走线宽度和高度。应该注意的是，走线宽度与串扰无关，一旦传输线的布线超出“临界长度”，则只涉及边缘到边缘的间隔和最近平面上方的高度。
图 7. 显示图 6 中耦合对几何的屏幕
图 8 是驱动线从逻辑 1 切换到逻辑 0 时产生的一组波形。红色波形是驱动线上驱动器处的信号，紫色波形是驱动线上接收器处的信号. 平坦的黄线是逻辑 0 的受害线的输出，其上有凸起的波形是受害线的接收器端。
图 8. 图 6 中的驱动线路切换时的波形
受害线路上的噪声出现在受害线路的“前向”或接收端，似乎不是应该出现在受害线路“后向”端的反向串扰。这样做的原因是受害线的驱动端为逻辑0，即短路。从传输线部分可以看出，短路不吸收能量。相反，它们将其反射为反向波形，如图 8 所示。传输线部分的第二个观察结果是开路也不会吸收能量，而是将其双倍反射，如图 8 所示。
图 8 中的串扰幅度在 3.3 伏信号线上约为 1 伏。这显然太大了。解决方案是返回设置高度和间距的屏幕并调整一个或两个，直到产生的串扰在设计窗口内。完成此分析后，产生的串扰规则将是精确的，而不是某些任意经验法则的结果。
高速设计参考
“90 度角，最后的转弯” Doug Brooks 等人，印刷电路设计，1998 年 1 月。
信号完整性-简化，Eric Bogatin，Prentice Hall，2004 年。
“逻辑电路连接中的反射和串扰”，John A DeFalco，IEEE Spectrum，1970 年 7 月。
“第一次正确，高速 PCB 和系统设计实用手册，第 1 和第 2 卷”，Zasio 和 Ritchey，Speeding Edge 2003 和 2006。