高速设计中的传输线和终端

2021-07-07

高速设计中的传输线和终端

传输线是一对导体，用于以电磁场的形式传递能量。我们大多数人都熟悉通向我们房屋的电线，以提供操作灯和电器所需的电力。在 PCB 设计的上下文中，它是一个平面顶部或两个平面之间的信号层中的信号。

PCB 设计的传输线和终端

本节的目的是解释什么是传输线；它们上发生了什么变化，当向它们发送开关信号时它们的行为如何，以及如何通过终端控制这些开关信号以获得最佳信号质量。在本节的末尾是一份材料清单，供进一步阅读，这些材料可能对读者有用。

本节及后续部分的一个关键部分是提供有效的设计规则及其有效性证明。作者认为所有的设计规则都应该附有它们的证明以及它们的局限性（如果有的话）。

什么是传输线？

最基本的传输是一对导体，用于以电磁场的形式传递能量。我们大多数人都熟悉通向我们房屋的电线，以提供操作灯和电器所需的电力。在 PCB 设计的上下文中，它是一个平面顶部或两个平面之间的信号层中的信号。图 1 说明了 PCB 中通常使用的四种类型的传输线。可以看出，有两种主要类型；带状线和微带状线。前者是两个平面之间的传输线，后者是平面顶部的传输线。需要注意的是，地面这个词不是用来描述飞机的。在讨论电磁场时，平面的 DC 名称无关紧要。

图 1. PCB 传输线的类型

这四种传输线配置的各种组合将用于构成 PCB 叠层。当信号在一个信号层中并排运行或一个信号在相邻信号层的另一个顶部上运行时，控制串扰将在下一个模块中介绍。此外，计算特性阻抗将在以下块中介绍。

通过各种特性阻抗通过传输线工作可能会很痛苦。请注意，使用正确的 PCB 设计软件，您应该能够通过智能设计规则检查控制阻抗和串扰，并轻松优雅地管理 PCB 层堆叠。Altium Designer 在设计其用户友好的设计环境时牢记这些。

Altium Designer 的统一设计环境

什么在传输线中运动？

为了正确管理传输线，了解传输线上的移动情况非常重要。在刚开始的电子学中，我们学习电压和电流，其中电流被识别为信号。不幸的是，这种关于信号如何发生的观点过于简单，如果只关注电流，信号质量可能会受到影响。

我们大多数人都知道，电子信号以光速或接近光速移动，光速在真空中达到或接近 186,000 英里或每秒 300,000 公里。电流，即电子在铜导体中的运动，以每小时 1375 英里或每小时 2200 公里的速度移动。所以，信号不能是电流。它是电磁场。图 2 说明了带状线传输线周围的电磁场。这条线从两个平面之间移动的页面中出来，并且是视图的尽头。

图 2. 带状线传输线周围的电磁场

请注意，图中有两种场类型，在传输线和两个平面之间延伸的电场线，以及围绕传输线的磁场线。正是磁场使传输线中的电子发生位移，我们可以用电流表测量它，我们称之为电流。一个相等且相反的电流在我们通常称为返回电流的两个平面中流动。该返回电流如何在两个平面之间分配取决于每个平面与传输线的接近程度。

了解如何创建和管理电磁场是在高速电子领域取得成功的关键。

在 PCB 设计中创建和管理电磁场

每个电子信号都旨在向接收器提供电压波形。为此，会产生电磁场形式的能量，并通过传输线将其发送到接收器。图 3 是一个典型的信号路径，带有驱动器、接收器和连接它们的传输线。

当传输线与终端或负载不匹配时，可能会出现不同类型的反射，例如驻波。处理这些情况需要 PCB 设计人员增加工作量，例如需要确定反射系数以及如何最好地防止不匹配。

为了向接收器提供最高质量的电压波形，重要的是信号在从源传输到接收器时不会降级。最常见的退化形式是阻抗失配时部分信号（能量）的反射。理想情况下，Zout = Zo = Zload 不会产生反射。信号完整性工程通过设计 PCB 叠层以达到目标阻抗并通过添加端接以减少失配来努力满足这一要求。

图 3. 具有源、负载和传输线的典型信号路径

终止

一旦沿传输线发送的电磁能将电压波形传送到接收器，就必须将其从系统中移除，否则它会在周围反射，引起不需要的瞬变，从而可能导致沿线负载的错误触发或破坏输入，如果反射太大。端接的目的是在提供电压波形后消除该能量。

有两种类型的终止。它们是串联和并联。图 4 说明了可能使用的终端类型以及这些终端如何连接到传输线。串联终端连接在驱动器输出端的网络中。下一节将解释这种终端如何从传输线上去除 EM 能量。并行终端连接在传输线的驱动器端，以去除到达接收器的 EM 能量。

图 4. 终端类型

在图 4 中，请注意在靠近接收器的传输线的接收器端放置了四个终端。这些是实现并行终端的各种方式。稍后将讨论每种方法的优点。只有一个终端位于驱动器附近。这是一个串联终止。下一节将讨论如何控制反射。

并联端接的四个选项是：AC、二极管、戴维南和单个电阻器到端接电压。

AC 终端起源于 TTL 时代，当时上升时间足够快，需要在接收器处进行并行终端。TTL 无法支持 50 欧姆终端的直流负载，因此使用电容器将终端连接到传输线，使其能够吸收快速开关边缘的能量，同时在稳态条件下保持断开连接。只要上升时间与时钟速率的比率非常大，这就会起作用。随着时钟速度的增加，图 5 中所示的降级导致信号降级，从而无法使用。红色波形是离开驱动器的信号，橙色波形是到达接收器的信号。显然，这是一种不能令人满意的并行端接传输线的方式，永远不应使用。

图 4. 66 MHz 时的交流终止时钟

当过冲、反射上升到 Vdd 以上或延伸到地以下，超过接收器的输入电压额定值时，二极管终端就出现了。正如将要展示的，这个问题可以通过使用简单的并联或串联端接来避免。二极管端接是一种非常昂贵的控制过冲的方法，不应使用。

有一个例外。PCI 总线要求在所有驱动器的输出中串联终端。为 PC 设计附加卡的工程师不了解这一点，省略了串联终端电阻以节省成本。当这些卡插入 PC 主板时，经常会出现过冲故障。维护 PCI 总线标准的联盟无法阻止这种情况的发生，并在规范中要求所有输入必须在其输入上安装二极管以符合 PCI 标准；解决问题。

电阻并联端接是端接传输线的最简单方法。图 5 是具有并行终端的 GTL 总线的图示。请注意，终端电阻连接到终端电压，通常标记为 Vtt，它是与 Vdd 分开的电源。这意味着使用并联端接的系统需要两个能够提供非常快的开关瞬变的电源。当系统有许多传输线必须并行端接时，这种额外的成本是值得的。当只有几条线需要并行端接时，例如某些 DDR 配置中的时钟线，这种额外的成本可能是一种负担。这是戴维宁终端有用的时候。

图 5. 并联端接 GTL 传输线

戴维南并联端接是一种创建并联端接传输线所需的 Vtt 和 Rt 等效值的方法，而无需为 Vtt 单独供电。图 6 是计算戴维南终端网络电阻值的方法以及示例计算。

图 6. 计算戴维宁终端电阻值的方法

系列终止的工作原理

串联端接传输线是连接 CMOS 逻辑器件的主要方法。了解这些传输线的工作原理对于确保将信号正确传送到每个接收器至关重要。所有这些是如何运作的并不直观，并且在解释之前让我们中的一些人感到困惑。这篇简短的文章旨在消除一些混乱。

图 7 是一个典型的 5V CMOS 驱动器，具有连接到无源 CMOS 接收器的 50 欧姆传输线，这意味着它仅响应其输入端的电压波形。（出于本说明的目的，CMOS 接收器看起来像可以被视为开路的非常小的电容器。）在此示例中，线长 12 英寸或约 30 厘米。在 PCB 中，能量以每纳秒约 6 英寸的速度传播，因此这条线长约 2 纳秒。

图 7. 典型的串联端接 5V CMOS 电路

图 8 是图 7 所示传输线的等效电路。

图 8. 图 7 中传输线的等效电路

请注意，沿传输线的长度分布有电容、电阻和电感。这些元件称为寄生效应，通过每单位长度的电感与每单位长度的电容之比确定传输线的特性，从而确定传输线的特性阻抗，如公式 2 所示。

Lo 是单位长度的电感，Co 是单位长度的电容。这两个变量是使用 2D 场解算器等工具针对特定类型的传输线确定的。有许多场解算器可用作信号完整性工具的一部分。

在几乎所有情况下，R 的值与 L 和 C 相比都非常小，可以忽略不计。在所涉及的频率超过 GHz 之前，这是一个合理的假设。

方程 2. 阻抗作为分布式电容和电感的函数

当图 7 中的驱动器希望将传输线上的逻辑电平从逻辑 0 移动到逻辑 1 时，它必须对传输线的分布式寄生电容充电。这是 CMOS 逻辑电路消耗的主要功率。当同一驱动程序希望将逻辑电平从逻辑 1 移动到逻辑 0 时，它必须移除该电荷

提示：当信号沿电线或传输线发送时，它是电磁场形式的能量。该能量将沿路径传播并在路径末端永远反射，除非它被终端电阻吸收或在导体的电阻中慢慢消失。如果路径的末端是开路，则反射能量将与入射能量具有相同的极性。如果路径的两端短路，反射的能量将被反转。

如何将电荷放在逻辑线上以将其从零移到一

图 9 是图 7 的等效电路，此时驱动器开始将逻辑线从零移到一。请注意，驱动器输出阻抗和上半部分的串联终端以及下半部分的传输线阻抗组合形成了分压器。正确选择串联终端后，Zout 和 Zst 的组合将与 Zo 相同。在本例中，两者均为 50 欧姆，因此传输线输入端的电压为 V/2。

图 9. 图 7 的等效电路当从零到一的转换开始时

图 10 显示了随着时间的推移，传输线输入端和接收器输入端的电压波形。红色波形是传输线的输入，橙色波形是传输线末端接收器的输入。请注意，从零到一转换后的电压电平仅为 Vdd 的一半或大小的一半。这是因为图 9 所示的分压器。该电压电平通常称为“基准”电压。

发射到传输线中的是电磁场 (EM) 形式的能量，其电压分量为 V/2。当场从传输线传出时，这种能量将传输线的寄生电容充电到 V/2 的电压电平。

两纳秒（传输线的电气长度）后，线路已完全充电至 V/2，并且电磁场在接收器处遇到开路。当这样的场遇到开路时，场中的任何能量都不会被吸收，而是以与出站时相同的幅度反射回来。

在全反射时刻，线路末端的电压电平为V/2。由于全反射后电磁场的电压幅度为 V/2，幅度将为 V。请注意，一旦电磁场到达线路末端，橙色波形的幅度为 V。在回程中，传输线的寄生电容一直充电到 V。一旦电磁场返回到驱动器，它就会遇到图 11 所示的等效电路。

图 10. 图 7 中传输线两端的电压波形。

图 11. 反射电磁场看到的图 7 中驱动器的等效电路

由于Zout和Zst之和为50欧姆，电压源短路。它们一起构成一个并联终端，其值与线路特性阻抗相同。结果，电磁场中的所有能量都被吸收，传输线上的电压电平稳定在 5 伏，这是该电路的理想逻辑 1。

从逻辑 1 切换到逻辑 0

当图 8 中的电路从逻辑 1 切换到逻辑 0 时，驱动器的任务是移除放置在那里的线路电容上的电荷，以便将其从逻辑 0 移动到逻辑 1。为此，驱动器电平在内部从 5V 移动到 0V。与从逻辑 0 到逻辑 1 的转换一样，等效电路如图 9 所示，但现在线路为 5V，输出阻抗和串联终端电阻连接到 0V。分压器像以前一样工作。

结果，线路电压移至 V/2，并且随着能量沿线路向下移动，电荷从线路电容移至此水平。（此转换的电压电平为 –V/2。）当 EM 场在两纳秒后到达传输线末端时，它遇到开路并沿传输线反射回。发生反射后的结果是线路现在处于 0V。两纳秒后，电磁场返回驱动器并遇到图 5 所示的电路并被吸收。结果波形如图 12 所示。

图 12. 传输线从 1 切换到 0 后两端的电压波形

请注意，接收器（橙色）处的电压波形是一个适当的方波逻辑信号，这是该信号路径的目标。这种信令方法被称为“反射波”切换，因为正确的逻辑电平是由反射波在沿传输线往返时产生的。这是高速逻辑信号的最低功耗方法，因为电流仅在线路充电时从电源系统中汲取。一旦线路完全充电到逻辑 1，电流消耗变为零。

这是大多数个人计算机中集成的 PCI 总线所采用的切换方法。

此外，请注意驱动器输出端的电压波形在一段时间内处于不确定的逻辑状态，这是每次切换发生时沿传输线的往返延迟。如果负载沿着传输线的长度放置，就像 PCI 总线所做的那样，在反射波在回程中经过它们之前，它们不会经历“数据良好”状态。因此，这些输入端的数据时钟必须延迟，直到所有输入端的数据都正常。这就是数据在 PCI 总线和其他依赖反射波切换的总线协议上计时的方式。

Altium Designer 规则和约束编辑器中的阻抗编辑器

当驱动器阻抗与线路阻抗不匹配时会发生什么？

图 13 中所示的电路与图 7 中所示的电路相同，只是串联终端未与输出串联插入。

图 13. 未端接的 5V CMOS 传输线

图 14 显示了从逻辑 0 到逻辑 1 转换的开关波形。请注意，基准电压远高于 V/2。事实上，它是5伏或3.33V总电压的2V/3或2/3。为什么是这样？如果您在此示例中参考图 3 中的分压器，则驱动器的上电阻为 25 欧姆或 Zout，下电阻或特性阻抗为 50 欧姆，产生 2/3 电压电平。

电磁场像以前一样将线路电容充电到这个值。当电磁场在产生两纳秒后到达接收器时，它被反射回来，电压加倍至 6.66V。和以前一样，电磁场将线路电容充电至 6.66V。再过两纳秒后，电磁场返回驱动器并遇到如图 5 所示的终端。但是，并行终端不是 50 欧姆。相反，它是 25 欧姆。会发生两件事。首先，这次的分压器顶部为50欧姆，底部为25欧姆，如图15所示，串联终端值为0欧姆，因此电压被分压。其次，并不是所有的能量都会被吸收。

当电磁场遇到值低于 TL 的平行终端时，反射的能量将与入射波形的极性相反。这在驱动程序中是看不到的。两纳秒后，能量到达接收器，可以看出，它被反转或负向。

和以前一样，能量会使接收器的电压电平加倍，然后返回给驱动器。当它到达驱动器时，其中一部分被吸收，其余部分被倒置反射。这种情况一直持续到所有能量都已被驱动器输出阻抗吸收并且逻辑电平稳定在 5V 为止。这可以在图 16 中看到。

图 14. 未端接 CMOS 传输线的开关波形

图 15. 图 13 的等效电路，Zst = 0

图 16. 未端接 CMOS 传输线的开关波形

图 16 中的波形有两个问题。首先，电压比 Vdd 高 1.66 伏。这种过高的电压会导致逻辑故障或损坏接收器。其次，在信号返回驱动器并反转后，它会导致接收器上的逻辑 1 降至 4 伏以下。这将逻辑 1 降低到可能导致逻辑故障的水平。这两个都不好。这就是将串联终端添加到这样的电路的原因。

图 17 显示了信号切换到逻辑零时的波形。如您所见，在此逻辑状态中发生了相同级别的违规。

刻度为每格 1 伏，底线为 -1 V，顶部为 8 V

图 17. 未端接 CMOS 传输线的另一种开关波形

过冲和下冲

术语过冲和下冲用于描述由于阻抗变化引起的反射而导致的信号波形的不需要的偏移。图 18 描绘了具有三个不同终端电阻值的 50 欧姆并联端接传输线。所示波形是在驱动器输出端测量的。当传输线以其特征阻抗完美端接时，在这种情况下为 50 欧姆，所有能量在到达接收器时都被端接器吸收，并且没有能量反射回驱动器。这由图 18 中的中心波形显示。

图 18. 并联端接传输线

当端接器值更改为 70 欧姆时，线路不再完美端接，部分能量反射回驱动器。方程 3 通常称为反射方程。它用于计算阻抗不匹配时将发生的反射量。在等式中，Zl 是上游阻抗，Zo 是下游阻抗。在这种情况下，上游阻抗是线路阻抗，50 欧姆，下游阻抗是终端电阻。终端电阻为 70 欧姆时，公式预测将有 16% 的入射电压反射，极性为正，增加了入射电压，如图 18 所示，导致过冲。

当终端电阻值更改为 30 欧姆时，线路不再完美终止，部分能量会反射回驱动器。使用等式 3，反射值为 25%，但该值为负，与入射值无关。这称为下冲。

方程 3. 反射方程

当逻辑电压在 5 伏范围内时，过冲通常会变得如此之大，以至于导致逻辑故障甚至电路损坏。因此，重点一直是避免过度超调。这就是输入二极管的原因。随着逻辑电平的持续下降，由此导致的故障概率也降低了。在逻辑电平下降的同时，噪声容限也降低了，这使得耦合噪声引起的逻辑故障成为一个大问题。因此，更多的重点是避免当前大多数逻辑系列的下冲。

确定终端电阻值

如前所述，有两种类型的端接：串联和并联。并联端接的值是端接电路或被端接的传输线的特性阻抗。确定串联终端电阻值并不是那么简单。当与驱动器的输出阻抗相结合时，串联终端电阻旨在增加传输线阻抗。换句话说，Zst = Zo – Zout。驱动器的输出特性阻抗从哪里得到？如果将此信息作为组件数据表的一部分打印，那就太好了。不幸的是，这种情况很少发生。为了找到Zout，需要得到输出驱动器的IBIS或SPICE模型，并从VI曲线计算出来。大多数 SI 建模工具都会执行此计算并显示输出阻抗。有些人甚至会做数学运算并推荐一个串联电阻值。

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PCB 端子的位置

经常出现的问题是，终端需要离传输线末端多近才能使其正常工作。最好将这些电阻器放置在 PCB 表面上，以免给布局或组装带来不必要的困难。

定位并联电阻相对容易。信号传送到设备输入后的任何地方都可以，因为电压波形已经传送，只需移除能量即可。知道这一点后，将并行终端放在传输线上的最后一个负载之后。无需将它们塞在 BGA 引脚区域下，从而简化 PCB 布线和组装。

定位串联终端需要更多的分析。由于串联终端电阻或终端电路的目的是与驱动器的输出特性阻抗相加，所以它需要足够接近，这意味着连接两者的走线足够短，不能起到隔离传输线的作用。一个阻力来自另一个。获得可接受的连接长度的唯一方法是使用模拟器查看此连接可以持续多长时间并且在接收器处仍然具有可接受的波形。事实证明，允许长度是驱动器上升时间的直接函数。上升时间越快，允许的连接越短。

存根

存根是主传输线的一个分支。在某些情况下，存根会对信号产生不利影响。当存根足够长时，它似乎会暂时使信号短路。图 20 描绘了在某个频率 F 下长度为四分之一波长的传输线。

图 19. 带有短截线的传输线

在图 20 中，正弦波显示在传输线的输入端。四分之一波长后，或 90 度后，它到达传输线的开放端，这是一个开路。由于末端是开放的，所有能量都被反射回来而不会被反转。四分之一波长后，它返回到输入端，与输入信号的相位正好相差 180 度，从而抵消了它。结果是在频率 F 处发生短路。

RF 工程师在无线电的某些部分使用四分之一波短截线作为带阻滤波器，在这些部分中存在单一频率会引起干扰。不幸的是，逻辑中很少有地方需要消除单个频率。相反，短截线会导致波形反转，如图 21 中所示的蓝色波形。这种波形反转发生在时钟上，导致双时钟。

图 20. 四分之一波传输线上的波形

图 21. 显示存根结果的时钟线上的波形

确定存根是否足够短以避免导致图 21 中所示问题的唯一可靠方法是在 Hyperlynx 等工具中模拟建议的拓扑结构，并查看波形退化是否可接受。由于许多当前 IC 的上升时间非常快（通常小于 100 pSec），因此从 BGA 上的焊球到芯片本身实际接触的走线长度可能足够长，从而导致出现问题。该长度必须包含在模拟中。

过孔

Via 是一个术语，用于描述用于将 IC 的信号引脚连接到 PCB 内层上的走线或连接到 PCB 另一侧的走线的电镀通孔。这些通孔是具有电容和电感的镀通孔。通孔的电感约为每 mil 长度 35 皮亨（每毫米 1.4 纳亨）。该电感是否会成为问题取决于如何使用过孔。

如果使用过孔将旁路电容器连接到平面或将组件电源引线连接到平面，则此电感可能会成为上升时间非常快的信号或旁路电容器性能下降的问题。

层堆叠管理变得简单

大多数通孔是用 12 密耳 (0.3 毫米) 或更小的钻孔创建的。在 100 密耳 (2.5 毫米) 厚的 PCB 上用 12 密耳钻孔创建的通孔平均约为 0.3 pF。这个增加的电容是否会导致信号完整性问题，最好使用一个好的模拟器来回答。根据经验，作者观察到对于高达约 3 Gb/S 的数据速率，过孔的性能下降是可以接受的。

PCB 设计软件中强大的层堆叠管理和易于在 3D 模型查看器之间转换的功能将有助于在您的设计中整合过孔并跟踪它们。不要让过孔和微孔管理导致您的设计在接近终点线时绊倒。

Altium Designer 3D 模型查看器中的过孔

直角弯头

自从制造 PCB 以来，信号走线中的直角弯曲的影响就一直令人担忧。已经提到的一些影响是：

直角弯曲会导致 EMI。

直角弯曲会导致信号完整性问题。

在 PCB 制造过程中，直角弯曲会导致酸阱。

走线角度示例

在某些情况下，已经花费了大量精力来确保消除直角弯曲。甚至整个 CAD 系统都报废了，因为它们无法阻止在迹线上放置直角弯曲。一个公平的问题是，“直角弯曲是逻辑电路的问题吗？” 本节末尾的第 1 项描述了用于测量直角弯曲影响的测试 PCB。该 PCB 设计有直角弯头、锐角弯头和钝角弯头，从上面列出的三个问题的角度来看它们的外观。测试是在罗拉密苏里大学的 EMI 实验室完成的。

这项测试的结果是，直角弯曲应该不会导致实际发生。一个公平的问题可能是这些想法是如何产生的？最有可能的方法是观察到 RF 工程师将所有角落都修圆了。这样做是因为电晕放电发生在高射频功率水平的尖角处。

奇怪的是，直角弯曲不会引起麻烦这一事实已经为人所知至少 40 年，并通过测试和已发表的论文得到证明。然而，这些神话继续在工程师之间传递。