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分析并限制高速大功率PCB的阻抗
如今，电子工业和PCB的相关技术已经取得了巨大进步，以至于高端电子产品的设计和开发阶段出现了更多新的挑战。这些挑战对于利用功率电子半导体组件的高功率高频开关装置是特定的。选择合适的电子元件值 及其位置时，相应的PCB布局以及电路设计师将不得不面对挑战 在PCB上。是的，这是正确的，组件在PCB上的放置很重要。这是由于各种问题，例如热管理，大电流，信号反射问题，EMI /交叉通话问题以及在单板中包含模拟和数字电路的高频和混合电路中的噪声问题。
暂态电流问题：
许多设计人员面临的主要问题是PCB中可能发生的突然或瞬时电流尖峰，这是由于与PCB输出端口电气连接的变化而引起的，也称为“负载瞬变”。PCB中的这种瞬态电流将导致PCB的许多部分和组件的电压分布不平衡，从而导致弱小的组件击穿甚至导致整个PCB失效。这主要是因为以特定阻抗流动的电流越大，其两端的电压降越大。因此，异常电压会损坏组件。为了在PCB中正常分配电压，非常需要保持PCB的阻抗尽可能低。因此，在瞬态电流的情况下，电压降不会有太大影响。
显然，除了使用“去耦电容”以外，没有其他方法可以降低使用高功率高频组件的电路板的阻抗。
什么是去耦电容器？
去耦电容器通常用于PCB板的电源部分。特别是在开关模式电源（SMPS）中，由于在降压或升压转换器中使用了高速开关，PCB产生的谐振非常大，因此由于PCB板的足够阻抗会产生电压尖峰，因此很危险。因此，为了减小或限制PCB的阻抗，通常使用并联电容器的组合来包含或控制PCB的阻抗。
PCB作为电容器的示例：
假设我们有一块尺寸为3英寸x 2英寸，厚度为20密耳的PCB。现在我们知道在PCB中存在电源平面和接地平面，并且在两者之间放置了介电材料。因此，我们可以将这种情况与“平行板电容器”现象相关联，在该现象中，如果在两个平行导电板之间放置辩证法，则电容之间将存在电容。通常，FR-4 PCB介电材料用于PCB，介电常数为4.5。电容的公式为
哪里
C = PCB电容
k = 8.854 x 10 -12 = 0.2249英寸
A =面积
d = PCB厚度或两个铜层（GND和PWR）之间的间距
r = FR-4的介电常数
我们有A = 6平方英寸
d = 0.02英寸
r = 4.5
这可以很容易地表明，电容是如此之小，将导致在欧姆范围内的大PCB阻抗，因此，在瞬态情况下的电压尖峰将很明显。SIWAVE是一种仿真工具，可以检查各种频率范围内的阻抗曲线。频率曲线下方显示了在PCB上实现DCP010505bp芯片的5V电源系统的仿真结果。
使用去耦电容器限制阻抗
去耦电容器的选择不是很困难。每个电容器具有非理想因素，分别为ESR和ESL（有效串联电阻）和（有效串联电感）。电感（ESL）电抗会随着频率的增加而增加，但是电阻（ESR）与频率无关。还有电容器本身的寄生电容和电阻，当在电源电路中使用时，它们也可能改变去耦电容器的性能。
上式是电容器的频率相关电抗，表明电容器的电抗与系统频率成反比
由上式可知，电感的电抗与电路频率成正比
因此，我们可以描述，包含ESR和ESL的去耦电容器的阻抗将首先比随着频率开始增加去耦电容器的阻抗减小而变得非常高。然后在特定频率下它将停止进一步减小，然后再次开始增大，如下图所示
上图显示了串联谐波频率410MHz，其中选择的电容器为623pF。虚线示出了目标阻抗，并且虚线上方的波动是不希望的。这是因为使用了单个去耦电容器。当多个去耦电容器并联时，此问题将得到解决。
当我们并联连接多个（n个）（去耦电容）（具有相同值）时，等效电容将增加至nxC。但是，ESR将减小至R / n，ESL也将减小至L / n。由于自谐波频率点将保持不变，因此非常需要此结果。
因此可以说，去耦电容器的选择标准是考虑自谐频率点，并且并联的多个去耦电容器可以大大降低电路/ PCB的阻抗。
上图显示了每个96pF并联连接的6个去耦电容器。我们还可以看到所需的阻抗低于目标阻抗。
确定去耦电容器的位置：
板上去耦电容器的位置非常重要。有多种使用的技术，其中一些是
1-当放置去耦电容器用于电源时，应尝试将其放置在PCB的底部。如果需要在顶部放置电容器，则将它们尽可能靠近IC /组件的电源引脚放置
2-当并联的去耦电容器的值不同时，应将最小的电容器最靠近IC的电源引脚放置。
3-如图所示，钽电容器或非极性电容器应按升序放置在靠近器件引脚的位置。
4-具有多个电源引脚的设备或IC每个电源引脚至少需要一个去耦或旁路电容器