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如何为您的嵌入式系统启动FPGA PCB布局
如何为您的嵌入式系统启动FPGA PCB布局
FPGA采用四核或BGA封装，布局规划可能很困难，尤其是在这些组件中经常实现大量I/O的情况下。FPGA在可重构性方面提供了很多优势，但它们可能需要大量的精力来布局和布线，而不会让人头疼。如果您从未在PCB布局中使用过FPGA，我们有一些指南可以帮助您入门。
创建FPGA PCB布局主要是困难的，因为它需要大量的布局规划，必须与整个系统设计相匹配。FPGA系统设计可以规定某些组件需要在 PCB布局中放置和布线的位置，反之亦然。如果您已经规划了系统布局，那么您可能会更轻松地构建应用程序并在FPGA上成功实施。首先，我们将看看如何考虑FPGA中的堆叠和布线通道，因为这些点将推动PCB布局中的许多选择。
FPGA PCB布局中的堆叠和布线
要开始使用FPGA，重要的是要注意当今具有中高I/O数量的高级FPGA采用BGA封装。QFP中的FPGA也可用，但最先进的组件将采用BGA封装。原因很简单：您可以在BGA封装中安装更多的I/O，如果FPGA封装在BGA中，您可以减小组件尺寸。
因此，在开始之前，请确保您为FPGA PCB布局设计的叠层满足一些简单的要求：
在PCB叠层中将电源层和信号层与接地层交错
使用BGA中的标准方法来确定布线所需的信号层数（信号层数 = 有信号的行数/4）
对于高速I/O，确保外层足够薄以消除颈缩的需要
使用接地层和/或使用接地填充来支持具有阻抗控制的高速布线
此处所述的指南适用于任何BGA，但它们在FPGA中非常重要。FPGA经常被使用，因为它允许访问多个高速接口，这些接口在 MCU/MPU等较慢的组件中不可用。即使在亚毫米间距BGA中，您也不需要实施HDI设计实践，但您仍应实施叠层，以实现确保信号完整性、电源完整性和EMC所需的布线类型。
示例叠加
下面显示的叠层在多个层上提供了多个路由通道。如果FPGA上有超过两行/列的I/O，那么您必须将多个信号层专用于这些I/O组。可以添加额外的层来支持不专用于FPGA或其他接口（模拟、SPI等）的其他信号。
用于FPGA PCB布局的12层PCB叠层示例。
在这个堆叠中，我们采取了最好的步骤来提供不同通道的隔离，提供足够的空间和层来路由电源，以及控制返回路径的大量接地。信号和PWR之间接地层的交错非常重要，因为它提供了确保满足EMC要求所需的返回路径控制。在这个叠层中，只列出了1个电源层，尽管电源也可以根据需要在信号层上布线，以便与较小的轨道建立连接。如果需要，更高电流的系统可以并行使用多个电源层。
SOM 板对板连接器扇出
FPGA通常放置在远离电路板边缘的位置，以便可以向外扩展布线通道。但是，还有另一种放置FPGA的方法。不是将FPGA作为组件放置，而是可以从部件供应商或第3方公司的系统级模块(SOM)上获得。作为SOM的布局需要扇出具有非常多引脚数的板对板连接器。一个例子如下所示。
这种板对板连接器占位面积可以根据信号需要路由的位置在多个方向上展开。
根据板对板连接器的占位面积，您可能需要一些可能在FPGA上使用的扇出策略和设计规则。通常会看到多个连接器在SOM板周围或边缘以方形排列组合在一起。
规划路由
正如我们从上面的所有讨论中看到的那样，使用FPGA进行有效的PCB布局和布线都是关于使用BGA的，因此其他BGA中使用的相同布线策略将适用于FPGA。从大型FPGA路由信号需要一些简单的策略：
确保您的FPGA的BGA封装正确并符合DFM要求
为您的BGA选择合适的扇出，以便信号可以到达引脚
在将路由特定接口的每一层上开辟通道
在I/O周围布置外围设备，以防止在电路板上来回布线
利用您的设计规则确保阻抗控制
设置您的差分对几何结构，使阻抗由走线到地间距而不是走线到走线间距控制
其他布局挑战通常包括在FPGA周围的电源引脚上放置电容器以提供去耦。使用BGA封装，这更方便，因为您可以将这些电容器放置在FPGA背面的引脚上。如果您使用较大的外壳电容器，请确保在制造文档中指定via-in-pad。如果您正在使用一些最快的信号标准，那么您应该选择更小的封装尺寸（sub-0402），以确保在您的去耦网络中实现最快的响应。
BGA背面引脚上的电容器。
对于高速信号，需要在大型并行总线（如 DDR4 或更高版本）和多个差分对之间（如 PCIe）之间进行精确的长度匹配，您将需要包括跨FPGA的飞行时间。物理上较大的FPGA可能需要信号穿过组件，以便信号离开逻辑块并到达I/O引脚。有时，它们位于FPGA的相对两侧，因此信号的传播时间会增加很大的传播延迟。这个额外的飞行时间可以包含在FPGA的引脚封装延迟信息中。如果您的信号正在通过过孔转换，请不要忘记包含过孔延迟。