高速长度调整中的引脚封装延迟和通孔延迟

2022-05-27

高速长度调整中的引脚封装延迟和通孔延迟

看看一些集成电路封装的内部，您会发现许多导线与半导体芯片和组件封装边缘的焊盘相连。当信号穿过互连并进入目标电路时，信号需要穿过这些键合线和焊盘，然后才能被解释为逻辑状态。当您环顾 IC 的边缘时，这些键合线可能有不同的长度，它们会产生不同程度的延迟并导致总抖动。即使没有键合线，引脚尺寸和封装也会对信号产生一些延迟。

过孔也会在任何互连上引起一些延迟，这是过孔长度、电感和电容的函数。通过分析来描述通孔上的信号行为可能非常复杂，特别是当您开始查看沿互连边缘的更高频率和渐逝耦合时。通过一些简单的信息，您可以补偿引脚封装延迟和PCB互连中的通孔延迟。

长度调整中的引脚封装延迟

所有信号，无论是电信号还是光信号，都以有限的速度传播。这意味着信号必须穿过的互连的任何部分都会产生一些传输时间。集成电路中的键合线、BGA组件上的焊球、通孔组件上的引脚以及任何其他将迹线和半导体芯片分开的金属片都需要一些时间来遍历，您的设计应该考虑到这种延迟在长度匹配期间。

引脚封装延迟是信号穿过组件的焊盘和键合线所需的时间。名副其实的IC制造商将对此进行测量，并在组件数据表中提供延迟值；这些延迟通常在几十或几百皮秒的量级。例如，某些 Xilinx FPGA中的引脚封装延迟可能在 80 到 160 ps 之间变化。

你可能想知道：为什么我们需要担心这个？简单的答案是，这应该包含在互连的总传播延迟中，以确保精确的长度调整。在差分信号标准中，理论上管脚封装延迟对两个信号的影响程度相同，因此忽略管脚封装延迟可能是安全的，除非以 <100 ps 的上升时间工作。使用并行运行的专用高速标准（例如在 FPGA 中实现的标准），您需要确保在您的偏差裕度内跨总线匹配。

这些键合线长度和寄生效应的变化会导致引脚封装延迟的变化。

对于相对较慢的信号（>1 ns 上升时间）和较慢的数据速率（<500 MHz），您可能无需担心互连中的引脚封装延迟，特别是如果您在接收器处具有较大的噪声容限并且在更高的电压下工作（例如，3.3 V 核心电压）。通常将 500 MHz 作为数据速率的下限，超过该下限应包括引脚封装延迟。超过这个数据速率，信号重复率将小于 2 ns，信号上升时间会更快。这就产生了这样一种情况，即引脚封装延迟与数据重复率和上升时间相当，并且信号可以通过在键合线和元件焊盘上传输而完全不同步。

通过延迟计算

通过过孔的信号速度取决于许多因素，包括焊盘-反焊盘距离、通过电路板横截面的纤维编织效应以及沿过孔长度的电镀缺陷（尤其是在高纵横比过孔中）。在改变参考平面的同时进行层转换的通孔也会在通孔长度上看到突然的阻抗和传播延迟变化。如果我们只考虑 Dk = 4 的 1.57 mm FR4 板上的通孔，单向通孔延迟约为 10 ps（如果我们假设通孔长度上的介电常数均匀），但这个数字实际上是不正确。在真实的通孔中，延迟将有很大不同，这取决于遍历的层和附近导体的存在（即，由于 相对于附近平面的寄生电感和电容）。

当确定信号通过过孔时看到的有效介电常数时，计算过孔延迟或信号需要沿过孔传播的时间量就会出现挑战。然后，您可以使用真空中的光速计算通过过孔的信号速度：

获得有效介电常数的解析表达式并非易事。

如果您考虑差分对的工作原理，您很快就会发现您并不真正需要一对差分过孔的过孔延迟，除非您正在计算允许的短截线长度。但是单端通过延迟呢？

单端过孔延迟

对于单端通孔，有一个 pi 滤波器模型可用于估计跨单个通孔的传播时间。通过反转 pi 滤波器的集总元件模型中的 -3 dB 频率，您可以获得通孔延迟的数量级估计。通孔及其反焊盘的此模型如下所示。

用于通孔及其反焊盘的简单 pi 过滤器模型。

如果您使用一些粗略的计算，您会发现在集总元件状态下标准厚度板上的通孔延迟约为 40 ps。这是一个无关紧要的数字吗？我们什么时候真的需要考虑这个值？

您需要单端过孔延迟吗？

为什么高速设计人员更关注通孔延迟而不是管脚封装延迟？这有几个原因：

高速接口大多是差分的，理想情况下，最好将线对中的两条走线布线在同一层上。因此，即使您进行层转换，也不会 产生额外的总抖动，因为这对信号中的两个信号都经历了相同的延迟。

假设您需要在整个叠层中布线一个差分对。如果您布线到一个过孔以用一条迹线击中内部层，则您必须通过另一个过孔布线才能到达另一个表面。在某些时候，您仍然必须将差分对中的另一条迹线也穿过叠层布线，从而产生相同的延迟。这有效地消除了通孔歪斜。

上述带有反焊盘的 pi 滤波器模型本质上是带限制的，因此它仅在由通孔的总电感和电容定义的特定带宽限制下才有用。

综上所述，所有这些事实意味着您唯一需要担心的是通过延迟是在可能必须在外部层和内部层上布线的宽并行总线上。DDR 是此类接口的完美示例，如果您将 ADDR/data/strobe/CLK 信号拆分为不同的层，那么您可能需要将通孔延迟作为长度调整的一部分考虑在内。

其他总线（并行或具有源同步时钟的串行总线）太慢了，无需担心需要通过延迟。SPI 和 I2C 就是很好的例子：即使在最快的情况下，上升时间仍然比典型通孔上的延迟大 50-100 倍。因此，你真的不需要担心它。

单端过孔延迟很重要的特殊情况

单端过孔延迟在一个领域非常重要：RF PCB设计和布线。当您设计需要参考振荡器的 RF 系统，并且您的系统对参考振荡器的相位敏感时，您绝对必须考虑通孔延迟和引脚封装延迟。在这种情况下，您可能还需要考虑信号接近时的回钻和过孔损失（S11 和 S21）等问题。这种类型的要求出现在具有相控阵的MIMO系统中，或者更确切地说，在设计中可能有多个收发器协调发送和接收通道的任何类型的级联系统中。

默认情况下，大多数具有长度匹配功能的PCB设计程序会将引脚封装延迟设置为零长度或零时间。如果您从制造商处获得组件模型，则特定组件的IBIS 6文档应包括引脚封装延迟。这将被指定为长度或时间。当您在原理图中为每个组件引脚包含这些延迟时，您现在可以获得在布线时进行超精确长度调整或延迟调整所需的信息。

Altium Designer ®中的行业标准设计工具允许您直接从您的组件属性中指定组件的引脚封装延迟，并且当在您的PCB布局中应用长度匹配部分时，布线引擎将自动包含这一点。完成PCB并准备好与合作者或制造商分享您的高速PCB设计后，您可以通过Altium 365 ™平台分享您完成的设计。您可以在一个软件包中找到设计和生产先进电子产品所需的一切。