高速电路设计SerDes

2020-03-24

什么是SerDes，在高速电路设计中使用它们的人都知道，高速电路设计通常不是一条简单的路。在几乎所有情况下，都会有更正，偏差和返工，并且在此过程中，还必须遵循一些准则。此外，这些准则，结果和设计本身也需要验证。因此，在接下来的几段中，我将讨论使用SerDes进行高速电路设计的挑战，并介绍该过程中涉及的验证。

什么是SerDes？

SerDes（Serializer / Deserializer）是高速通信中使用的集成电路或设备，可在任一方向上在串行数据和并行接口之间转换。同样，有多种使用SerDes的应用程序和技术，其主要目的是通过最小化输入/输出引脚和连接的数量来通过差分或单线提供数据传输。

在功能方面，SerDes芯片可在串行流上使用并行数据的两点之间进行传输，从而减少了数据传输所需的数据路径数量。而且，这减少了所需的连接销的数量，从而使电线和连接器小而细。此外，发送方处理并行数据到串行数据的转换，而接收方执行相反的功能。

它将并行数据转换为串行数据，以便它可以通过通常不支持并行数据的介质传输。同样，在需要保留带宽的情况下，可以使用SerDes。

使用串行器/解串器（SerDes）进行高速电路设计

串行器/解串器（SerDes）已经成为芯片中的领先解决方案，在这些芯片中，需要高速数据移动并限制了可用的I / O。但是，就像几乎所有事物一样，也有副作用。对于SerDes而言，这些副作用在设计方面表现出了极大的挑战。此外，这些挑战并没有消失或变得越来越容易，尤其是在对更高速度的需求不断增加以及数据需求量急剧增加的情况下。

此外，关于好处，SerDes还提供了将并行数据转换为串行数据的功能，这使设计人员无需增加引脚数即可提高数据通信速度。但是，随着数据量的增加，设备数量的增加（访问互联网）以及云访问量的增加，SerDes的设计参数的复杂性也在增加。

尽管如此，SerDes是设计人员和工程师满足对数据速度和数据量不断增长的需求的关键。总而言之，SerDes代表的是模拟精度和模拟电路的完美融合。

SerDes和高速电路设计

对包含SerDes的设计的需求不断增长的主要推动力来自大型数据中心，目前这些数据中心的吞吐量高达100 Gbps。即使它们的速度令人印象深刻，仍然敦促将其性能提高到400 Gbps。更不用说一些人已经在讨论800Gbps的可能性这一事实。可以肯定地说，这些数字只会增加，这意味着精确设计包含SerDes的电路的需求至关重要。

此外，随着人工智能（AI）应用程序和机器学习的兴起，对更高处理速度和越来越多的并行处理的需求无疑正在增长。同样，在假定的大型数据中心并行处理数量的情况下，它们耗尽实际物理空间的情况并不少见。当然，这增加了对包含SerDes的设计的需求。

同样，由于这些启示，来自光学互联网络论坛和IEEE的标准正在单个通道上定义更高的数据速率，从而允许将数据聚合到更大的系统。从而要求SerDes技术提高其整体性能水平，目前，实现这一目标的较好方法是采用4级脉冲幅度调制（PAM4）信号。

 

随着对SerDes性能的不断增长的需求，你也不可避免地会在更方便的位置看到它们。

需要提高SerDes的性能和功能

当今对更高速度的要求，使我们看到（串行）数据达到每通道100 Gbps以上的速率。由带宽的这些增加引起的信号损伤正促使人们需要采用诸如PAM4之类的选件来满足这些需求。那么，PAM4如何提高SerDes的性能？好吧，本质上，它使SerDes的性能提高了一倍。

例如，在电信中，我们将不归零（NRZ）与PAM4进行比较，对于指定的数据速率，PAM4会将带宽减少一半，因为它在每个符号中传输两位。此外，它可以使通道内的比特率增加一倍，而不必增加必要的带宽。

但是，与我们其他不完善的世界一样，要取得如此令人印象深刻的性能提升，也需要权衡取舍。PAM4能够传输多个符号级别，因此也容易受到幅度噪声的影响。尽管如此，在如此高的频率下工作以及在NRZ奈奎斯特频率下工作的能力仍使PAM4成为更好的选择。

高速电路设计挑战

高速设计的众多挑战之一包括对EM（电磁）串扰问题的敏感性不断提高。EM交叉耦合问题变得如此重要的一些主要原因如下：

1、越来越多地使用高速接口来支持更快的数据速率的数据传输。从而需要趋于非常接近的多个车道，从而产生串扰问题。

2、现在在5G应用中使用高于2千兆赫（片上）和高于6千兆赫的更高频率。

3、更高的集成度，将多个无线电集成到SoC中以及更高的布局密度（SoC）。

4、外形小巧（包装）和RDL的普遍使用（重新分布层）。

5、使用2.5D封装技术和使用3D封装技术。

总而言之，随着先进的封装风格，更高的时钟速度以及对减小（设计）面积的不断需求，我们当前设计和验证高速IC设计的方法已迅速过时。

SerDes的设计挑战

使用高速SerDes进行设计的挑战通常集中在时钟分配（模拟时钟树），功耗，封装类型和寄生因素上。此外，重点是PCB布线，快速数字逻辑以及对测试模式和测试模式的支持。最后但并非最不重要的一点是，需要遵守更高的串行协议。

当集成到定制芯片中时，所有上述挑战都需要设计考虑。根据要求和应用，可以通过替代解决方案来实现所需的设计，但这通常涉及某种折衷。例如，一个或多个高速串行通道与较慢但仍快速的并行总线之间的折衷。

另外，随着频率的增加，诸如串扰，抖动，电源噪声，振铃，ISI（符号间干扰）和地弹等问题都更加严重。此外，这也使信号完整性成为设计架构的一个更为关键的方面。同样，这会影响封装设计，并在实现针对这些更严格的电气性能要求和更高频率的设计时增加了设计考虑。

封装本身内的高速I / O和模拟电源都需要特别注意。还需要具有利用电磁仿真来验证封装设计满足基本要求设计的（封装）基板。此外，这包括S参数，阻抗，所有串扰隔离以及电源电感。

SerDes现在和将来都将提供不断需求的附加功能和性能。5G的兴起仅为6G铺平了道路，而对更高速度和更大数据量的需求将会而且必须继续。总体而言，电信，蜂窝技术和高速电路设计的发展决定了这一点。上海韬放电子提供专业的高速电路设计服务，如果您有这方面的需求，请与我们联系。