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导致PCB中信号完整性问题的9个因素
导致PCB中信号完整性问题的9个因素
对于设计人员来说，避免PCB中信号完整性问题是一项极其复杂的任务。它需要对信号完整性设计规则和技术有深入的了解。随着更快的逻辑系列的推出，设计人员已经意识到简单的PCB布局无法满足信号完整性要求。
高速设计带有特殊的信号完整性问题，如果处理不当，可能会令您头疼。始终建议工程师考虑某些最佳的PCB设计服务，以最大程度地减少早期设计周期中的信号完整性问题，从而避免昂贵的设计迭代。
在进行过程中，我们将提供有关以下主题的更多见解：
PCB中的信号完整性是什么？
PCB中信号完整性的需求
导致PCB中信号完整性问题的9个因素
PCB中的信号完整性是什么？
信号完整性（SI）表示信号无失真传播的能力。信号完整性不过是通过传输线的信号质量。当信号从驱动器传播到接收器时，它可以测量信号衰减量。在较低的频率下，该问题不是主要问题，而是在PCB以较高的速度和较高的频率（> 50MHz）运行时要考虑的重要因素。在高频状态下，需要同时注意信号的数字和模拟方面。
传输介质对信号完整性的影响。
当信号从驱动器传播到接收器时，它不会保持不变，原始发送的任何信号都会以不同程度的失真接收。该信号失真是由于阻抗失配，反射，振铃，串扰，抖动和接地反弹等因素而发生的。设计人员的主要目标应该是使这些因素最小化，以使原始信号可以以最小的失真到达目的地。还需要特别注意以保持信号质量并控制其在电子电路中的不良影响。
PCB中信号完整性的需求
当我们在PCB中遇到信号完整性问题时，它可能无法按预期工作。它可能以不可靠的方式工作-有时有时不起作用。它可能在原型阶段就可以工作，但是在批量生产中常常会失败。它可能在实验室工作，但在现场无法可靠运行；它在较旧的生产批次中有效，但在新的生产批次中无效，等等。
它会变形，即其形状从所需的形状变化
有害的电子噪声会叠加在信号上，从而降低其信噪比（S / N）
它会为板上的其他信号和电路产生有害的噪声
在以下情况下，PCB被认为具有必要的信号完整性：
其中的所有信号传播都不会失真
其设备和互连不易受到其周围其他电气产品的外部电气噪声和电磁干扰（EMI）的影响，其性能达到或优于法规标准
根据或优于法规标准，它不会在与其连接的或其附近的其他电路/电缆/产品中产生，引入或辐射EMI。
导致PCB中信号完整性问题的9个因素
PCB中信号完整性问题的最重要原因可能是更快的信号上升时间。当电路和设备以中等的上升和下降时间在中低频率下工作时，由于PCB设计而引起的信号完整性问题就很少出现了。但是，当我们在较高（RF和更高）频率下工作时，信号上升时间要短得多，因此，由于PCB设计而引起的信号完整性成为一个非常大的问题。
上升时间的减少对于信号完整性至关重要。
导致PCB中信号完整性下降的因素：
一般而言，快速的信号上升时间和高信号频率会增加信号完整性问题。为了进行分析，我们可以将各种信号完整性问题分为以下几类：
1.由于线路阻抗不受控制而导致的信号衰减
网络上的信号质量取决于信号迹线及其返回路径的特性。在线路上运行期间，如果信号遇到线路阻抗的变化或不均匀，则会遭受反射而引起振铃和信号失真。
而且，信号上升时间越快，由不受控制的线阻抗的变化引起的信号失真就越大。我们可以通过以下方法减少或消除线路阻抗变化，从而将反射引起的信号失真降至最低：
确保信号线及其返回路径充当具有统一受控阻抗的统一传输线。
将信号返回路径作为均匀平面放置在靠近信号层的位置。
确保受控阻抗信号线看到匹配的源阻抗和接收器阻抗–与信号线的特征阻抗相同。这可能需要在源端和接收器端增加适当的终端电阻。
2.由于其他阻抗不连续性造成的信号衰减
阻抗不连续会导致振铃和信号失真。
如前所述，如果信号在传播过程中遇到阻抗不连续性，则会遭受反射而引起振铃和信号失真。在遇到以下情况之一时，将发生线路阻抗的不连续性：
当信号在其路径中遇到过孔时。
当信号分支成两行或更多行时。
当信号返回路径平面遇到不连续性时，如将线根连接到信号线时平面中的裂口。
当线根连接到信号线时。
当信号线在源端开始时。
信号线在接收器端终止时。
当信号和返回路径连接到连接器引脚时。
并且，信号上升时间越快，由阻抗不连续引起的信号失真就越大。我们可以通过以下方法将由于线路阻抗不连续而导致的信号失真降至最低：
通过使用较小的微通孔和HDI PCB技术，可将通孔和通孔短线造成的不连续影响最小化。
减少跟踪存根的长度。
当在多个位置使用信号时，以菊花链方式而不是多分支分支方式路由走线。
源端和接收端的终端电阻正确。
使用差分信号和紧密耦合的差分对，它们本质上更不受信号返回路径平面中的不连续性影响。
确保在发生不连续的连接器处，信号线应尽可能短，信号返回路径应尽可能宽。
3.由于传播延迟而导致的信号衰减
信号在PCB上从源到接收器传播时需要花费有限的时间。信号延迟与信号线长度成正比，与特定PCB层上的信号速度成反比。如果数据信号和时钟信号与整体延迟不匹配，它们将在不同的时间到达接收器进行检测，这将导致信号偏斜；过度的偏斜会导致信号采样错误。随着信号速度变得越来越高，采样率也越来越高，可允许的偏斜变得更小，从而更容易产生由于偏斜引起的误差。
提示：信号延迟匹配（主要是走线长度匹配）可以最大程度地减少一组信号线中的偏斜。
4.由于信号衰减导致的信号衰减
由于传导走线电阻（由于趋肤效应而在较高频率下增加）和介电材料耗散因数Df引起的损耗，信号在PCB线路上传播时会受到衰减的影响。这两个损耗都随频率的增加而增加，因此，信号的较高频率分量将比较低频率分量遭受更大的衰减；这会导致信号带宽的减少，然后由于信号上升时间的增加而导致信号失真；信号上升时间过长会导致数据检测错误。
提示：当信号衰减是一个重要的考虑因素时，必须选择正确类型的低损耗高速材料并适当控制走线几何形状，以最大程度地减小信号损耗。
5.由于串扰噪声导致的信号衰减
相邻PCB信号线上的串扰。
信号线或返回路径平面上的快速电压或电流转换可能会耦合到相邻的信号线上，从而在串扰附近产生有害信号，并在相邻信号线上产生开关噪声。由于走线之间的互电容和互感而发生耦合。可以通过增加走线之间的空间来减少这种互电容和电感耦合。根据经验，空间应为走线宽度（3W）的三倍。与往常一样，更快的上升时间信号会产生更多的串扰和开关噪声。
串扰和开关噪声可通过以下方法降低：
增加相邻信号走线之间的间隔。
使信号返回路径尽可能宽，并且像均匀平面一样均匀，并避免分离的返回路径。
使用较低介电常数的PCB材料。
使用差分信号和紧密耦合的差分对，它们本质上更不受串扰影响。
6.由于电源和地面配电网而引起的信号衰减
电源和接地导轨或路径或平面的阻抗非常低，但阻抗非零。当输出信号和内部门切换状态时，通过电源和接地导轨/路径/平面的电流会发生变化，从而导致电源和接地路径中的电压下降。这将降低设备电源和接地引脚之间的电压。这种情况的频率越高，信号转换时间越快，同时线路切换状态的数量越多，电源和地线两端的电压下降幅度就越大。这将减少信号的噪声容限，如果过大，则会导致设备发生故障。
为了减少这些影响，配电网络的设计必须使电源系统的阻抗最小：
电源平面和接地平面应尽可能靠近在一起，并尽可能靠近PCB表面。这将减少通孔电感。
应在电源和接地轨之间使用多个低电感去耦电容器，并且应将它们放置在尽可能靠近器件电源和接地引脚的位置。
使用短引线的设备包装。
将薄的高电容芯线用于电源和地线会大大增加电容，并降低电源线和地线之间的阻抗。阅读我们如何减少PCB布局中的寄生电容。
7.由于EMI / EMC而导致的信号衰减
EMI / EMC随着频率和信号上升时间的增加而增加。对于单端信号电流，辐射远场强度随频率线性增加，而对于差分信号电流则随频率线性增加
8.由于via stub和trace stub引起的信号完整性问题
过孔存根是不用于信号传输的过孔的一部分。过孔短截线充当具有特定谐振频率的谐振电路，在该特定谐振频率下，它会在其中存储最大能量。如果信号在该频率或附近具有重要分量，则该信号的分量将由于通孔短截线在其谐振频率上的能量需求而被严重衰减。在下面描述的示例中，过孔的A部分用于从外层导体C1到内层导体Cn的信号传播。但是过孔的B部分是多余的–因此，过孔存根。在此处了解有关通孔桩及其对信号衰减和数据传输速率的影响的更多信息。
Via stub会导致PCB中的信号严重衰减。
较长的短线可能会充当天线，因此会增加问题，从而无法符合EMC标准。存根跟踪也会产生对信号完整性产生负面影响的反射。高速信号上的上拉或下拉电阻是短截线的常见来源。如果需要这样的电阻器，则将信号作为菊花链进行路由。
通过实现菊花链路由来避免存根跟踪。
9.由于地面弹跳而引起的信号完整性问题
由于汲取的电流过大，电路的接地参考电平从原来的偏移。这是由于接地电阻和互连电阻（例如键合线和走线）引起的。因此，接地中不同点的接地电压电平会有所不同。这被称为接地反弹，因为接地电压会随电流而变化。
减少地面反弹的技术：
实施去耦电容至本地接地。
包含串联的限流电阻。
将去耦电容器靠近引脚放置。
运行适当的地面。
信号的上升时间是SI问题中的关键参数。为了达到理想的信号完整性水平，我们应该专注于阻抗控制，衰减，接地反弹，传播延迟和EMI / EMC。在PCB的设计阶段应采用信号完整性措施，因为我们不能时常提出新的设计。最好事先进行处理，而不是让它实时破坏设备的性能。查看有关如何实现鲁棒的PCB设计工作流程以实现信号完整性的文章？收集有关PCB设计以提高信号完整性的更多信息。