为什么控制阻抗真的很重要？

2021-04-26

为什么控制阻抗真的很重要？

每天，PCB设计和组件变得越来越小，越来越快–换句话说，变得越来越复杂。现在，至关重要的是要了解您的关键网络和走线，阻抗以及电路板如何影响信号性能。

简单的互连走线和导体的时间已经结束。如今，电路的速度正在日益提高，而GHz范围内的信号却很常见。因此，走线的受控阻抗在信号完整性和电路板性能中起着重要作用。

在本文中，我们将介绍以下主题：

什么是受控阻抗（CI）？

1.1为什么需要受控阻抗？

1.2影响受控阻抗的因素

1.3为什么最好指定电路板的电介质而不是CI？

如何设计阻抗可控的电路板？

2.1确定哪些信号需要CI

2.2用阻抗要求注释原理图

2.3确定CI跟踪的跟踪参数

在设计可控阻抗时避免这些布线错误

3.1区分CI迹线与其他迹线

3.2保持差分对路由的对称性

3.3足够的间隔b / w控制的阻抗走线，其他走线和组件（3W和2W规则）

3.4组件，过孔和耦合电容器的放置

3.5长度匹配

3.6受控阻抗信号返回路径的参考层

3.7在层更改通孔附近添加缝合通孔

受控阻抗设计清单

Sierra的受控阻抗功能

如何使用Sierra的阻抗计算器？

6.1如何计算单端阻抗？

6.2如何计算差分阻抗？

1.什么是受控阻抗？

受控阻抗是由PCB走线及其相关参考平面形成的传输线的特征阻抗。当高频信号在PCB传输线上传播时，这一点很重要。CI对于解决信号完整性问题很重要，信号完整性问题是指信号在不失真的情况下进行传播。

电路的阻抗取决于PCB的物理尺寸和介电材料。单位为欧姆（Ω）。需要阻抗受控 的PCB传输线的类型为单端微带，单端带状线，微带差分对，带状线差分对，嵌入式微带和共面（单端和差分）。

1.1为什么需要受控阻抗？

通常，对于用于高速数字应用（如RF通信，电信，使用高于100MHz的信号频率的信号进行计算，高速信号处理以及高质量的模拟视频，如DDR，HDMI，千兆以太网）的PCB，您将需要受控的阻抗， 等等。

在高频下，PCB上的信号走线就像传输线一样，在信号走线轨迹的每个点处都具有阻抗。如果该阻抗从一个点到另一个点变化，则将发生信号反射，其大小将取决于两个阻抗之间的差。差异越大，反射将越大。该反射将沿与信号相反的方向传播，这意味着反射的信号将叠加在主信号上。

结果，原始信号将失真：打算从发送器端发送的信号一旦到达接收器端，便会发生变化。失真可能太大，以至于信号可能无法执行所需的功能。因此，要使信号传输没有失真，PCB信号走线必须具有统一的受控阻抗，以最大程度地减少反射引起的信号失真。这是改善PCB走线上的信号完整性的第一步。为了更好地理解，请阅读PCB设计中高速信号的影响。

PCB上的均匀传输线具有确定的走线宽度和高度，并且与返回路径导体（通常是与信号走线有一定距离的平面）之间具有均匀的距离。

1.2影响受控阻抗的因素

影响PCB阻抗公差的因素包括材料的树脂含量百分比，树脂的Dk值以及所用玻璃布的类型，以及其他物理PCB公差，例如迹线顶部和底部的迹线高度和宽度。当您提供 PCB设计时-铜图案，孔图案和最终材料厚度-我们会将铜层层压到单个电路板上。我们以一定的公差在正确的图案尺寸和位置上制造您的PCB。您必须确保制造商为您提供正确的尺寸，位置和蚀刻特征的公差。否则，您的电路板将彼此不同，从而使调试性能相关的问题变得非常困难。

1.3为什么最好指定电路板的电介质而不是CI？

走线的阻抗也由板上使用的PCB材料定义。材料的介电常数和基于某些参数的预期阻抗称为受控介电常数。如果您喜欢数学，则可以采用受控电介质方法来控制所需的阻抗。一旦进行了计算，就可以指定工厂中铜层之间所需的电介质空间。然后，用正确的走线和空间布置走线。

在这种情况下，最好还是使用受控阻抗板而不是受控介电板。对于受控电介质，您是否指定要使用的玻璃布类型？材料的树脂百分比？如果不是，那么您将无法确定您的制造商正在使用什么。另外，您是否确保走线宽度在公差范围内？如果您要求使用受控介电板，那么负担就落在了您身上。

我们为您计算阻抗并不难。请让我们知道必须控制哪些走线以及所需的阻抗是多少。Sierra进行两种类型的阻抗控制： 受控电介质和阻抗控制。 

2.如何设计阻抗可控的电路板？

设计PCB时，应遵循以下提到的受控阻抗布线策略：

2.1确定哪些信号需要CI

多数时候，电气工程师会指定哪些信号网络需要特定的受控阻抗。但是，如果没有，设计人员应查看集成电路的数据表，以确定哪些信号需要受控阻抗。数据表通常为每组信号及其阻抗值提供详细的指南。间隔规则和有关路由特定信号的层的信息也可能会出现在数据手册或应用笔记中。DDR迹线，HDMI迹线，千兆位以太网迹线，RF信号是受控阻抗迹线的一些示例。

2.2用阻抗要求注释原理图

Altium原理图，带有差分对以及网络名称。

电路板的设计始于设计工程师的电路原理图设计。工程师必须在原理图中指定受控阻抗信号，并将特定的网络分类为差分对（100Ω，90Ω或85Ω）或单端网络（40Ω，50Ω，55Ω，60Ω或75Ω）。在原理图中，在差分对信号的网络名称之后添加N或P极性指示是一个好的设计实践。工程师还应在原理图或单独的“自述”文件中指定布局设计师要遵循的特定受控阻抗布局设计指南（如果有）。

2.3确定受控CI的跟踪参数

PCB走线由其上蚀刻走线的PCB材料的厚度，高度，宽度和介电常数（Er）定义。在设计受控阻抗PCB时，必须注意这些参数。您可以为制造商提供层数，特定层上的阻抗走线的值（第3层上为50Ω，100Ω）以及PCB设计材料。

制造商会为您提供叠层，其中要提到每层的走线宽度，层数，叠层中每个电介质的厚度，走线厚度和PCB材料。他还通过计算需要阻抗控制的走线的可行厚度，宽度和高度，来满足受控阻抗的要求。遵循以下关系以了解阻抗如何取决于尺寸：

阻抗与走线宽度和走线厚度成反比。

阻抗与层压板的高度成正比，与层压板的介电常数（Er）的平方根成反比。

3.在设计受控阻抗时避免这些布线错误

3.1区分CI迹线与其他迹线

受控的阻抗走线宽度必须与板上的其余走线区分开。它使PCB制造商可以快速识别它们，并在必要时对走线宽度进行适当的更改，以实现特定的阻抗。例如，如果您需要5mil的走线来实现50Ω阻抗，并且还路由了其他宽度为5mils的信号，那么PCB制造商将无法确定哪些是受控的阻抗走线。因此，您应使50Ω阻抗走线的宽度为5.1mils或4.9mils。

下表显示了不同层上受控阻抗的走线宽度和间距。非阻抗信号走线不应走线宽度为3.5、3.6、4.2、4.25和4.3mil。

受控阻抗层的走线宽度和间距。

3.2保持差分对路由的对称性

对称布线差分对并保持信号始终平行。

高速差分对信号走线需要相互平行，且走线之间要保持恒定的间距。需要特定的走线宽度和间距来计算特定的差分阻抗。差分对需要对称布线。您应该最小化由于焊盘或末端而扩大了指定间距的区域。

3.3足够的间隔b / w控制的阻抗走线，其他走线和组件（3W和2W规则）

为了减少串扰，b / w迹线的间距应为3W或至少2W。注意，他的规则不适用于间距为b / w的差分对。

3.4组件，过孔和耦合电容器的放置

组件或过孔不应放置在差分对之间，即使信号在它们之间对称布线。组件和过孔会导致阻抗不连续，并可能导致信号完整性问题。对于高速信号，一个差分对与相邻差分对之间的间距应不小于走线宽度（5W）的五倍。您还应保持与其他信号保持30mils的距离。对于时钟或周期性信号，应将保持时间增加到50mil，以确保适当的隔离。

避免差分对之间的组件和过孔。

如果高速差分对需要串联耦合电容器，则需要将它们对称放置，如下图所示。电容帽会产生阻抗不连续性，因此对称放置它们会减少信号中的不连续性。要了解更多信息，请阅读如何限制PCB传输线中的阻抗不连续和信号反射。

对称放置耦合电容器以避免不连续。

您应该最大程度地减少差分对过孔的使用，如果确实要放置它们，则它们必须对称以最大程度地减少不连续性。

请勿在平面和PCB边界处路由高速信号。

3.5长度匹配

如果各种迹线上的信号速度相同，则长度匹配将实现传播延迟匹配。当一组高速信号一起传播并期望同时到达它们的目的地时（在指定的不匹配容差范围内），可能需要长度匹配。

长度匹配用于传播延迟匹配。

形成差分对的走线的长度需要非常紧密地匹配。否则，将导致不可接受的延迟偏差（正信号和负信号之间的不匹配）。长度不匹配需要在较短的走线中使用蛇纹石来补偿。需要仔细选择蛇形走线的几何形状，以减少阻抗不连续性。下图显示了理想的蛇形迹线的要求。阅读有关如何制造可控阻抗PCB的文章。

蛇形走线应尽可能靠近失配源。这样可以确保尽快进行失配校正。在下图中，您可以看到不匹配发生在左侧的过孔组上，因此需要在左侧而不是右侧添加蛇形管。

长度校正到不匹配点。

同样，弯曲会导致不匹配，从而使内部弯曲上的迹线小于外部弯曲上的迹线。因此，我们需要在弯曲区域附近添加蛇纹石。如果一对弯曲度小于15mm，则它们会相互补偿。因此，您不需要添加蛇纹石。

长度补偿靠近弯曲处。

当差分对信号通过过孔从一层变为另一层并具有弯曲时，该对的每个部分都需要单独匹配。蛇形管应放在弯头附近较短的走线上。您需要手动检查此违规，因为它不会被捕获在“设计规则检查”中，因为总信号的长度将紧密匹配。由

于不同层上走线的信号速度可能不同，因此如果需要差分匹配，则建议在同一层上路由差分对信号。

在每个段中需要补偿长度差异。

3.6受控阻抗信号返回路径的参考层

所有高速信号都需要一个连续的参考平面作为信号的返回路径。错误的信号返回路径是造成噪声耦合和EMI问题的最常见原因之一。高速信号的返回电流紧随信号路径，而低速信号的返回电流则采用最短的路径。通常，在最靠近信号层的参考平面中提供用于高速信号的返回路径。

高速信号不应在分离平面上路由，因为返回路径将无法跟随轨迹。您应在分离平面周围走线，以提高信号完整性。另外，请确保接地面的两侧至少为走线宽度的三倍（3W法则）。

避免在拆分平面上布线。

如果信号需要在两个不同的参考平面上路由，则需要在两个参考平面之间连接一个拼接电容器。电容器需要连接到两个参考平面，并且应该放置在靠近信号路径的位置，以保持信号和返回路径之间的距离较小。电容器允许返回电流从一个参考平面流向另一个参考平面，并使阻抗不连续性最小。拼接电容器的合适值在10nF至100nF之间。

您应避免信号迹线正下方的分裂平面障碍物和参考平面中的缝隙。如果不可避免，则应使用缝合过孔以最大程度地减少分离的返回路径所产生的问题。电容器的两个引脚都应连接到接地层，并应放置在信号附近。

在平面上布线时需要缝合电容器。

将过孔放在一起时，它们会在参考平面中产生空隙。为了最大程度地减少这些大的空隙，您应该错开通孔，以使通孔之间的平面有足够的进给。错开通孔可使信号具有连续的返回路径。

最好使用接地层作为参考。但是，如果将电源平面用作参考平面，则需要添加一个拼接电容器，以使信号将参考从地面更改为电源平面，然后再更改为地面。您应该在信号入口和出口附近放置一个电容器，并将一端连接到地面，另一端连接到电网。

使用电源平面作为参考时，请添加拼接电容器。

3.7在靠近层更改过孔的位置添加缝合过孔。

如果高速差分对或单端信号切换层，则应在层更改过孔附近添加拼接过孔。这种做法还允许返回电流改变接地层。

当信号更改接地参考时，放置缝合过孔。

如果高速信号走线切换到以不同网络作为参考的层，则需要缝合电容器以允许返回电流从接地平面通过缝合电容器流到电源平面。对于差分对，电容器的放置应对称。

更改信号参考平面时，请放置拼接电容器。

4.受控阻抗设计清单

受控阻抗线应在PCB原理图中标出。

差分对走线长度应匹配信号上升/下降时间的20％的容差。

应使用高数据频率连接器。

对于微带结构，请在微带走线下方使用不间断的地面。

对于带状线构造，请在差分对的上方，下方和侧面使用接地或不间断的电源。接地层和电源层提供了返回电流路径。它还减少了EMI问题。

5. Sierra的受控阻抗功能

Sierra Circuits用于阻抗测量的设备：

Polar CITS –仅限优惠券

Tektronix 8300 –板卡和优惠券

如果阻抗试样不能正常工作或未通过阻抗测试，则Sierra会在板上进行阻抗测试，以验证产品是否在规格范围内，或者需要进行必要的调整后重新制作。

但是，由于走线的长度（取决于电路板的尺寸），测试电路板的阻抗至关重要。内层阻抗迹线在成品上的位置也非常重要。

6.如何使用Sierra的阻抗计算器？

首先要做的是选择所需的阻抗类型：单端或差分。查看我们的阻抗计算器。

6.1如何计算单端阻抗？

根据下面框中列出的材料选择介电常数。并根据您的堆叠选择电介质高度。输入所需的SE阻抗，走线宽度和走线厚度（如果尚未预先填充）。现在单击“计算阻抗”或“计算轨迹”按钮。如果需要特定的走线宽度，则可以调整电介质高度和走线厚度，直到获得所需的走线宽度。更改上述值时，请确保阻抗不会有太大变化。

6.2如何计算差分阻抗？

输入所需的差分阻抗，走线宽度，电介质高度，介电常数和走线厚度。现在单击“计算轨迹”按钮以获取准确的轨迹宽度。如果需要特定的走线宽度和间距，则可以在计算器中使用不同的值，直到达到目的。确保阻抗变化不大。它可以是+/- 2％。

请注意，在两种情况下，Sierra的堆叠团队都不会检查奇数模式阻抗，偶数模式阻抗，传播延迟，电感或电容。原因是大多数电路板仅需要一种或两种类型的阻抗：单端和差分。

要记住的要点

除了通常的PCB规格外，PCB设计人员还应指定：

哪些层包含受控的阻抗走线？

迹线的阻抗，因为每层阻抗迹线可以有一个以上的值。

用于受控阻抗迹线的单独的孔径代码，例如4mil非受控阻抗迹线和4mil受控阻抗迹线。