您应该为数字 IC 使用多大尺寸的去耦电容器

2021-07-22

您应该为数字 IC 使用多大尺寸的去耦电容器

这些电容器的尺寸是否合适？

PCB 设计指南中反复出现的问题，包括高速数字设计“大师”，是需要适当调整去耦电容器的尺寸。有时在没有完全理解这些上限在 PDN 中应该做什么或其在确保电源完整性方面的作用的情况下解决这个问题。我还看到过许多应用笔记，这些应用笔记默认采用几十年前的指导方针，即放置三个去耦电容器来桥接数字集成电路上的电源和接地引脚（通常为 1 nF、10 nF 和 100 nF，或类似的值）。在过去，这可能很好；快速数字组件中出现的电源完整性问题并没有严重到干扰核心电压，因此三个电容器完成的工作已经足够了。

今天的具有多个输出和低核心电压（低至 1.0 V）的快速集成电路比过去慢得多的组件具有更严格的噪声限制。更严格的噪声约束意味着需要更精确的去耦。既然如此，任何使用当今相当强大的 MCU 和许多其他数字组件的设计人员都需要知道如何正确调整去耦电容器的尺寸。那么最好的方法是什么？一般来说，有两种方法可以做到这一点。让我们看看这两者是如何完成的，以及为什么三个去耦电容器的古老神话在现代高速数字设计中不相关。

了解等效电容器模型

在我们开始确定数字设计所需的去耦电容器的尺寸之前，您需要了解电容器的基本电路模型。尽管我们很想认为电容器的行为与理论所描述的完全一样，但实际上并非如此。所有电容器在定义其阻抗谱的引线上都有一些电感，根据经验将其建模为串联 RLC 网络：

用于模拟电容器的等效 RLC 电路

在该模型中，ESR 和 ESL 分别是等效串联电阻和等效串联电感。C 的值可以作为组件数据表中引用的电容。最后，R 的值说明形成电容器的电介质的电导。这说明了任何电容器在充电并从其电路中移除后发生在任何电容器中的瞬态泄漏。该值通常足够大，可以忽略。

在此模型中（忽略 R），值 (ESR/(2*ESL)) 是等效电路的阻尼常数，假设连接到电路末端的负载为 0 欧姆。这是电路在完全充电/放电情况下响应输入电压变化所需的最短时间。电容器的数据表没有列出阻尼常数，而是只显示阻抗谱图，如下所示。如果您愿意，可以使用数据表中的 ESL 和 ESR 值来计算阻尼常数。

最后，所有实际电容器的自谐振频率等于任何串联 RLC 电路的值，或者在这种情况下：

自谐振频率可以在阻抗谱图中看到。真实 AVX 电容器的示例如下所示：

去耦电容器实际上有什么作用？

这是一个很好的问题，可以真正帮助我们理解为什么需要去耦电容器来确保数字集成电路的电源完整性。当连接到直流电压源时，所有电容器都以平衡状态存储电荷；电容器中的极板充电并保持电荷总量等于 Q = CV。如果 V 波动或略有下降，则部分电荷 Q 会释放并传送到负载，就像小电池一样。

在连接到数字电路的实际电容器中出现的问题是电压降不会在单一频率下发生。电源电压的时间相关波动或电路中的电流突然爆发在示波器上通常看起来像具有尖锐边缘速率的尖峰。这意味着与该信号相关的功率谱将分布在一个频率范围内，并将与自谐振重叠。结果是电容器将响应放电并在电源总线上激发瞬态振荡. 如果电源总线上的数字 IC 将该电源吸入 PDN，电源总线上的瞬变将在电源引脚上显示为振铃。但是，如果选择了正确数量和尺寸的去耦电容器，则可以将这种波动降至最低。这就是为什么我们有三个电容器的持久指南；这是去耦电容器的最不糟糕的布置和尺寸，可以尝试确保稳定的电源。

确定去耦电容器尺寸的方法

现在我们基本上知道了真实电容器的电气特性，我们可以从三个方向来确定去耦电容器的尺寸：

在时域中使用负载充电：  PCB 上的走线基本上是电容器，去耦电容器的工作是提供 IC 为负载充电所需的电流。您可以使用负载电容和所需的转换时间/峰值电压来估算为走线/传输线充电所需的总电荷和电容。

使用目标纹波、电流突发和阻抗谱：这需要对电源总线振铃设置限制，并使用它来找到使 PDN 的阻抗谱低于目标阻抗所需的电容。

时域中的脉冲响应：您可以在此处查看 PDN 模型内电容器的瞬态响应。您可以在电路原理图中创建 PDN 的现象学模型，并在 SPICE 仿真中使用瞬态分析，或者您可以使用脉冲响应计算来计算 PDN 传递函数和 Z 参数。当您迭代去耦电容器的各种值时，您最终可以最小化低于目标的 PDN 阻抗。

在上面的列表中，只有第一种方法是“简单的”，并且可以根据它提供该电荷所需的最短时间，为您提供需要存储在电容器组中的总电荷的基线估计。如果您正在去耦具有更快开关速度的数字电路，那么您将需要选择具有等效阻尼常数的电容器，该电容器具有临界阻尼或轻微过阻尼电路，以抑制放电期间的振铃。只要放电速率比开关时间短，那么去耦电容就能快速补偿电压波动。

基于充电迹线估算总去耦电容

估算总去耦电容的最简单方法是考虑需要传送到 IC 的最大电荷量、传送到 IC 的速度以及要补偿的电压波动的大小。由于大多数负载是容性负载，您可以将到达负载的电流与信号电压从 OFF 变为 ON（反之亦然）的速率相关联：

请注意，您可以将类似的技术应用于纯电阻或电感负载。让我们看看具有多个开关输出的数字 IC 上的容性负载。

简单示例：具有 12 个输出的数字 IC

展示如何将这个方程用于容性负载的最佳方式是通过一个例子。假设您有一个具有 12 个输出的数字 IC，其中每个输出信号为 5 V，上升时间为 6 ns。每个输出驱动一个具有 50 pF 负载电容的负载。如果将信号的上升时间近似为线性，则上述等式中的导数可以写为 dV = 5 V，dt = 6 ns。因此，每个输出所需的电流为：

我们示例 IC 的每个输出电流

如果所有 12 个输出同时从高电平切换到低电平，则来自 PDN 的总电流涌入将为 500 mA。这种浪涌会引起地平面电位的变化，从而产生信号电位的变化，电容器应补偿信号电位的这种变化。如果我们假设 ON 状态的阈值为 4.5 V，那么需要补偿的电压骤降为 0.5 V，以防止误码。此外，这必须在 6 ns 内得到补偿。因此，最小去耦电容为：

示例去耦电容器的最小电容

在这里，您应该至少使用 6 nF 电容器来补偿 6 ns 内 0.5 V 的最大电压。请注意，某些指南建议在本示例中并联使用两个 3 nF 电容器，因为这会将 ESR 降低 2 倍，但这也会将 ESL 降低 2 倍，因此对阻尼的影响为零。如果电容器的响应阻尼不足，那么您可以选择更大的电容器，因为这会使响应更接近临界阻尼或过阻尼情况。但是，并联使用两个电容器有助于使 PDN 网络在电容器谐振频率附近的阻抗谱变平。

从脉冲响应/PDN 阻抗调整去耦电容器的尺寸

上面的模型有什么问题？问题在于它没有考虑电路板中真实去耦电容器或真实 PDN 的所有方面，包括：

ESL 如上图所示等效电容阻抗模型

PDN 中的寄生电容和电感

第二点非常重要，需要进行布局后模拟。PDN 阻抗谱不仅取决于去耦电容器的值，还取决于 PDN 的几何形状（即层排列、材料、总线尺寸等）。由于这种对几何形状的依赖，您需要将 PCB 布局导出到 Ansys 等场解算器实用程序中。

PDN 阻抗与设计探索

这要困难得多，有时可以通过电路模型来解决。遗憾的是，电路模型无法准确考虑 PDN 阻抗的实际方面，因此您通常需要场求解器来确定设计中的 Z 参数、S 参数或其他网络参数。场求解器也可用于计算 PDN 阻抗谱，然后可用于通过逆傅立叶变换计算脉冲响应函数。这是一个相当复杂的设计探索主题，值得拥有自己的指南，但当您开始处理速度非常快且内核电压低且噪声容限窄的组件时，这一点很重要。

选择额外的去耦电容器

从场解算器中提取此模型后，您可以确定 PDN 阻抗谱的哪些部分具有高阻抗，并且您可以选择针对 PDN 阻抗谱中这些峰值的附加去耦电容器。添加一个具有重叠 PDN 阻抗峰值的自谐振电容器，并继续并联添加电容，直到 PDN 阻抗降至目标阻抗以下。

阻抗谱示例。只要自谐振与峰值频率匹配，就可以将去耦电容器添加到 PDN 以针对两个高阻抗峰值。并联添加多个电容器将分散这些峰值的边缘，并有助于降低整体 PDN 阻抗。

由于电路板在较低的功率水平、较高的数据速率和更严格的噪声要求下运行，每个设计人员都应该拥有为他们的 PCB 选择和放置旁路和去耦电容器所需的工具。只有Altium Designer为您提供为任何应用程序创建新设计所需的原理图设计和布局工具。Altium Designer 的仿真工具套件还可以帮助您识别电源完整性问题并检查电源网络的瞬态行为。