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技术专题
高速设计中阻抗控制
迹线阻抗控制是正确确定迹线大小的简单问题。当单独考虑一条走线时，其阻抗将具有明确定义的值。但是，当靠近另一个走线或导体时，由于意外耦合，走线的阻抗将不同于其设计值。这种令人讨厌的事实会导致沿互连线的阻抗变化，并且传输线和接收器之间的极端阻抗不匹配将导致信号反射。
尽管您可能已经按照最佳实践对PCB布局进行了布线，并且仅使用设计的走线宽度进行布线，但仍可能会面临互连中阻抗变化的风险。在这里，约束驱动设计的好处是可以在布线时根据设计约束检查电路板。如果您要使用旧板，并且需要分批检查阻抗，则可以运行批处理DRC并浏览阻抗违规情况。
阻抗控制就是要确保PCB中走线的几何形状在每个互连中均保持一致。这适用于单端和差分对。需要定义这些约束以符合您的高速信令标准。这些信令标准又取决于您选择的组件或您正在设计的接口类型。
在即将到来的示例中，我们将研究如何为现有布局中的一组网络定义和检查阻抗约束。我们要检查的四个网如下所示。这四个网络是DDR3数据总线的一部分，并且需要具有34 Ohm的定义阻抗。在这里，我们将检查这些走线的阻抗是否在JEDEC标准规定的限制之内，并且沿着这些走线不会发生过多的反射。
四个阻抗控制网络进行分析
要为网络组设置阻抗约束，请打开“电气约束设置”选项，然后导航至“路由”→“阻抗”。下图显示了此板上定义的两个网络组。由于两个网络组都是DDR3接口的一部分，因此该接口上走线的阻抗应设置为34欧姆。阻抗容差已设置为5％。
网络组的阻抗约束
我们要检查的四个迹线不是这些网络组的一部分，但是如果需要，我们可以将这些迹线分配给这些网络组。另一个选择是在电气约束集中单独定义这些走线的阻抗约束。要应用该规则，只需在约束管理器中向下滚动到电气工作表中的“网络”部分。当打开“路由”→“阻抗”部分时，您将能够看到所有网络以及它们所属的组。
如果要将网络分配给电气间隙组，只需打开“参考电气C组”列中的下拉菜单，然后选择所需的电气间隙组即可。现在，我们将目标阻抗值分配给我们要检查的各个网络。下图显示目标阻抗设置为34欧姆（阻抗为5％）。定义目标阻抗值后，我们会看到网络标记为红色。如果网络没有立即标记，只需从工具栏运行设计规则检查（在“工具”菜单下选择“更新DRC”）。
单个网络的阻抗约束
在上图中，这四个网络标记为红色，因为贯穿这些网络的最小值和/或阻抗值均超出34±5％范围（32.3至35.7欧姆）。约束管理器显示阻抗范围为32.069欧姆至46.62欧姆；这些值可以出现在这些网上的任何地方。这可能是由于与其他导体的意外寄生耦合，走线宽度的变化或在参考平面上的间隙上布线引起的。
一旦确定了违反设计规则的网，就可以更详细地了解设计中哪些部分违反了设计约束。查看约束违规的另一种方法是使用“工具”菜单中的DRC浏览器。这将显示您在板上违反设计约束的坐标，并将标记不同类别中的特定约束违例。
首先，选择“反射工作流”和要检查的网络。选择网络后，单击“开始分析”以开始仿真。模拟器完成后，您可以单击“反射视觉”以查看热图，该热图标记选定网络中反射的位置。您也可以单击反射表以查看特定的过冲/下冲值及其在面板中的坐标。由于我们正在处理此板上的DDR线，因此可以将这些值与反射表中的JEDEC规范进行比较。
下图显示了我们正在检查的四组网的反射结果。从此图像中，我们看到反射主要发生在元件焊盘上。这些值以红色标记，仅产生〜10 mV的回铃。30 mV的回铃在互连上较早出现，并且不能通过Reflection Vision工具轻松看到。您需要双击阻抗表中的相应条目以查看这些结果。
反射工作流结果
沿着这些网络的30 mV回铃发生在较早图像中所示的长度匹配段附近的多个点。阻抗工作流分析可以帮助您解释这些反射是由于沿互连线的阻抗变化而引起的，从视觉上看，这些变化将变得更加明显。
要检查阻抗变化，请在分析工具栏中选择“阻抗工作流程”选项。选择相同的网络以分析并运行仿真。可以通过选择“阻抗视觉”选项来查看整个互连的阻抗，该选项将再次显示带有颜色编码阻抗值的热图。
四网阻抗变化
从这里，我们可以立即看到阻抗从〜46 Ohms突然转变为〜34 Ohms的位置，从红色部分和蓝色部分之间的长度变化，这应该显而易见。这对应于这些网络中具有较高过冲的区域。在这里，下一步是将信号过冲和阻抗变化与信令标准进行比较。这些网络的红色部分是FPGA上BGA扇出的一部分，因此，限制扇出部分的宽度会受到限制，以防止过多的反射和损耗。
上面显示的相同模拟步骤可用于检查电路板上的不同对网。您只需要选择该对的两端即可确保整个电路板上的差分阻抗保持一致。对于差分对，您还需要检查与长度匹配公差的一致性，可以约束管理器中定义长度匹配公差。然后，可以使用DRC浏览器来确定发生长度匹配冲突的位置，并且路由工具将使您可以应用标准长度匹配段，以使差分对保持同步。