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低功耗VLSI中的互连设计
低功耗VLSI设计的目标是将电路块组合为集成电路，同时保持较低的功耗和延迟时间。
互连的设计应具有优化的功率流，以确保信号通过集成电路传输。
尽管有许多解决方案可将功耗保持在较低水平，但仍需要设计互连，以平衡功耗，传播延迟和SNR。
VLSI是将CMOS晶体管模块集成到大型集成电路中的标准过程，但是CMOS互连并不总是节能。互连不仅包括跨半导体裸片布置的物理传输线，而且在设计节能系统时必须考虑所有的电源产生和耗散源。低功耗VLSI中的互连设计旨在降低功耗，同时在系统周围传输信号时保持信号完整性。
为什么要担心VLSI中的电源？
作为扩展晶体管架构和IC中无源组件的一部分，功耗已成为重要的设计约束，并且需要对整个互连进行优化。低功耗VLSI中互连设计的一个目标是在可能的情况下降低功耗，尤其是在高速数字电路模块中。功耗成为VLSI中主要设计约束的原因有很多：
晶体管数：随着器件规模的增加，晶体管的数量增加，因此每个晶体管的功耗需要降低。特别是对于CMOS器件，需要将CMOS反相器在开关过程中消耗的功率降至最低。
信号摆幅：在切换期间，状态之间的信号摆幅将吸收大功率的瞬时电流。这是随着晶体管缩放继续而信号电平下降的原因之一。
更快的时钟：更频繁的开关操作会在散发热量到封装之前消散更多的功率，从而导致较高的芯片温度和器件故障。
系统电源：更多设备使用电池供电，而不是壁式电源，因此需要将总功耗降至最低，以延长设备寿命。复杂的PLD和处理器是移动设备和嵌入式系统中功耗的主要驱动因素。
抗噪声能力：需要将功耗保持在较低水平，但是将功耗过低会使数字信号电平达到SNR值接近1的地步。
互连上的IR下降：IC中的所有金属互连都具有一定的DC电阻，该电阻会耗散传播信号所携带的功率。随着设备的扩展，更小的互连是首选，但是这些互连会消耗更多的功率。
这些要点中的许多都专门涉及低功耗VLSI中的互连设计，而其他一些则涉及给定IC与较大系统之间的交互。一些简单的设计选择可以帮助保持互连的功耗和损耗低，同时保持信号完整性，而仿真可以帮助在原型设计和测试之前进行设计验证。
如何减少VLSI互连中的功耗
VLSI设计和布局中的功耗必须集中在四个领域：电路级，系统级，体系结构级和网络级。电路级和体系结构级的设计选择可以在半导体管芯上进行，并提供了两种降低功耗的标准方法。
架构级设计技术
系统架构和路由拓扑是可以降低功耗的两个广泛领域。可以通过重新设计逻辑或合并电路块来简化互连的每个区域（驱动器，接收器，缓冲器和中继器）中的电路，以减少总功耗。
修改总线拓扑是VLSI布局中的另一个区域，可以在该区域中优化体系结构以使其具有低功耗。特别地，总线分裂是用于减小互连上的电容性负载的一种方法。切换到基于网状网络的总线拓扑是减少布局中互连功耗的另一种方法。
该VLSI布局使用线性总线拓扑，但是类似点对点或网状拓扑的替代方法可能会降低功耗。
电路级设计技术
VLSI互连已经在使用中继器和缓冲器来减少传播延迟，但是数字信号的切换仍然功耗低。为了减少瞬态信号摆幅期间的功耗，可以稍微降低电源电压以减少功耗。也可以通过使用较宽的导线来减小导线电容（这也可以减少IR压降），一旦电源和信号电平降低，这将进一步减少开关时间。
低功耗VLSI中互连设计的功耗优化
一旦使用电路模拟器产生了仿真结果，就需要优化低功耗VLSI互连，以在低电压和电流水平下运行而不会降低信号质量。最好的电路设计工具可以通过为互连中的不同，真实或现象学电路元素运行参数扫描来帮助优化。通过迭代互连设计中的候选参数值，可以在平衡其他设计目标（如信号完整性）的同时将功耗降至最低。
参数扫描对于快速连续运行以下计算并得出设计结果很有用：
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电气特性 |
模拟类型 |
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互连传递函数 |
确定传递函数中的极点和零点，并仿真互连部分中的脉冲响应，以确保信号不会失真。 |
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传输线阻抗 |
检查阻抗是否与互连的接收器端的负载阻抗匹配。 |
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直流电阻和功率损耗 |
使用直流电阻和互连电流计算功率损耗（IR降），并确保接收器看到足够的信号电平以防止误码。 |
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瞬态分析 |
使用它来检查信号摆幅并计算平均功耗 |
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噪音分析 |
使用噪声分析来确定SNR的适当限制，以确保可以在系统的本底噪声以上解析信号。 |
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其他任务，例如温度和产量分析 |
检查优化的功率在系统的预期工作温度范围内稳定。 |
在这些分析中运行参数扫描还可以确定功耗，并且可以检查其他设计指标以确保正确的系统操作。最好的电路设计和仿真软件将使用基于SPICE的仿真引擎帮助自动执行这些分析。